論文の概要: Automated Circuit Depth Reduction of Quantum Subroutines via Compilation
- arxiv url: http://arxiv.org/abs/2605.04748v1
- Date: Wed, 06 May 2026 10:55:18 GMT
- ステータス: 翻訳完了
- システム内更新日: 2026-05-07 18:41:07.780486
- Title: Automated Circuit Depth Reduction of Quantum Subroutines via Compilation
- Title（参考訳）: コンパイルによる量子サブルーチンの自動回路深さ削減
- Abstract要約: 我々は、GHZ状態生成とCNOT/CZ連鎖分解という、2つの基本量子サブルーチンの最適化に焦点を当てた。
従来のサブルーチンの実装では、回路の深さが線形に増加し、スケーラビリティが制限されていた。
本稿では,これら2つの基本量子サブルーチンを自動的に検出し,最適化するコンパイラ駆動型手法を提案する。
- 参考スコア（独自算出の注目度）: 0.7856998585396422
- License: http://arxiv.org/licenses/nonexclusive-distrib/1.0/
- Abstract: Optimizing quantum circuits by reducing circuit depth is essential for improving the efficiency and scalability of quantum algorithms, particularly as quantum hardware continues to evolve. This can be achieved by restructuring quantum algorithms to allow more parallelism. A compiler is needed to automatically detect and apply these optimizations. In this work, we focus on the optimization of two fundamental quantum subroutines: GHZ state creation and CNOT/CZ chain decomposition. Traditional implementations of these subroutines suffer from linearly increasing circuit depth, which limits scalability. We propose a compiler-driven approach that automatically detects and optimizes these two fundamental quantum subroutines. Our approach reduces circuit depth through constant-depth GHZ state creation, constant depth CZ chain decomposition, and logarithmic depth recursive CNOT chain decomposition, which enhance parallel execution. Performance analysis of benchmarked algorithms shows significant reductions in depth. However, our solution also results in an increased gate count, which makes our optimization a trade-off. The gate count for the CNOT chains is doubled, where logarithmic depth reduction is achieved. The reduced circuit depth results in more efficient algorithms by reducing execution time.
- Abstract（参考訳）: 回路深さを減らして量子回路を最適化することは、量子アルゴリズムの効率とスケーラビリティを改善するために不可欠である。
これは、より並列性を高めるために量子アルゴリズムを再構成することで達成できる。
これらの最適化を自動的に検出し、適用するには、コンパイラが必要である。
本研究では、GHZ状態生成とCNOT/CZ鎖分解という2つの基本量子サブルーチンの最適化に焦点を当てる。
従来のサブルーチンの実装では、回路の深さが線形に増加し、スケーラビリティが制限されていた。
本稿では,これら2つの基本量子サブルーチンを自動的に検出し,最適化するコンパイラ駆動型アプローチを提案する。
提案手法は,GHZ状態の生成,CZ鎖の分解,およびCNOT鎖の対数的再帰分解により回路深さを低減し,並列実行を向上する。
ベンチマークアルゴリズムの性能解析は、深さが大幅に減少することを示している。
しかし、当社のソリューションはゲート数の増加にもつながり、最適化はトレードオフとなる。
CNOTチェーンのゲートカウントは倍になり、対数深さの低減が達成される。
回路深さの低減は、実行時間を短縮することでより効率的なアルゴリズムをもたらす。
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