論文の概要: Graph Computation Meets Circuit Algebra: A Task-Aligned Analysis of Graph Neural Networks for Electronic Design Automation

• arxiv url: http://arxiv.org/abs/2605.08291v1
• Date: Fri, 08 May 2026 08:24:33 GMT
• ステータス: 翻訳完了
• システム内更新日: 2026-05-12 23:28:49.538155
• Title: Graph Computation Meets Circuit Algebra: A Task-Aligned Analysis of Graph Neural Networks for Electronic Design Automation
• Title（参考訳）: Graph Computation Meets Circuit Algebra: A Task-Aligned Analysis of Graph Neural Networks for Electronic Design Automation
• Authors: Hyunmog Kim,
• Abstract要約: EDA問題はグラフ構造化されているが、グラフ構造化された全ての問題は、同じGNN計算を必要とするわけではない。 我々は、GNN-for-EDA手法が目的タスクのネイティブ代数と伝播、集約、および監督を協調する手法であると主張している。
• 参考スコア（独自算出の注目度）: 0.0
• License: http://creativecommons.org/licenses/by/4.0/
• Abstract: EDA problems are graph-structured, but not all graph-structured problems call for the same GNN computation. We argue that successful GNN-for-EDA methods are those whose propagation, aggregation, and supervision align with the native algebra of the target task. Concretely: static timing analysis is a max-plus/min-plus recurrence on a topologically ordered DAG, structurally aligned with asynchronous DAG-GNNs; placement is governed by hypergraph wirelength and density penalties and is exploited by differentiable placers rather than by message-passing GNNs alone; routing congestion is a sparse demand-supply field over a layout grid; switching-activity propagation is a probabilistic recurrence on a directed netlist; IR drop is a linear system on the power-delivery network; and analog symmetry extraction is a discrete constraint-prediction problem on schematic graphs. Through these task-by-task alignments we (i) review the GNN architectural toolkit relevant to circuits, (ii) formalize how circuit graphs differ from generic graphs (directed, heterogeneous, multi-scale, with sequential and clock structure), (iii) characterize where current methods succeed and where the algebra-architecture mismatch limits them, and (iv) identify failure modes--stage leakage, proxy-to-signoff gap, calibration, and design-distribution shift--that we believe are likely to dominate the next phase of work. We position the paper as a GNN-for-EDA, task-aligned analysis rather than a comprehensive AI-for-chip-design survey. Continuous SE(3)-equivariant geometric GNNs are usually mismatched to Manhattan digital layout, and LLM-for-RTL, HLS, and RL/diffusion-based topology generation are outside our scope.
• Abstract（参考訳）: EDA問題はグラフ構造化されているが、グラフ構造化された全ての問題は、同じGNN計算を必要とするわけではない。 我々は、GNN-for-EDA手法が目的タスクのネイティブ代数と伝播、集約、および監督を協調する手法であると主張している。 具体的には、静的タイミング解析は、トポロジ的に順序付けられたDAG上の最大/最小の繰り返しであり、非同期DAG-GNNと構造的に一致している;配置は、ハイパーグラフのワイヤ長と密度のペナルティによって制御され、メッセージパスGNN単独ではなく、微分可能なプレーサーによって悪用されている;ルーティングの混雑は、レイアウトグリッド上のスパース需要供給の場である;スイッチングアクティビティの伝播は、有向ネットリスト上の確率的再帰であり、IRドロップは、電力配信ネットワーク上の線形システムであり、アナログ対称性の抽出は、スキーマグラフ上の離散的制約予測問題である。 これらのタスク・バイ・タスク・アライメントを通じて (i)回路に関連するGNNアーキテクチャツールキットをレビューする。 (II) サーキットグラフとジェネリックグラフ(直交、不均一、マルチスケール、シーケンシャル、クロック構造)との相違を定式化する。 三 現行の方法が成功する場所、代数的構造的ミスマッチの場所を特徴付けること、及び (4) ステージリーク、プロキシ・ツー・サインオフのギャップ、キャリブレーション、デザイン・ディストリビューションのシフトといった障害モードが、作業の次のフェーズを支配していると考えています。 我々は、この論文を総合的なAI・チップ設計調査ではなく、GNN-for-EDA、タスク・アライン・アナリティクスとして位置づける。 連続SE(3)等変幾何GNNは通常マンハッタンのデジタルレイアウトと一致せず、LLM-for-RTL, HLS, RL/拡散型トポロジー生成は我々の範囲外である。

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