論文の概要: Hardware-Software Co-Design of Scalable, Energy-Efficient Analog Recurrent Computations

• arxiv url: http://arxiv.org/abs/2605.15216v2
• Date: Mon, 18 May 2026 09:42:07 GMT
• ステータス: 翻訳完了
• システム内更新日: 2026-05-19 17:57:46.092265
• Title: Hardware-Software Co-Design of Scalable, Energy-Efficient Analog Recurrent Computations
• Title（参考訳）: スケーラブルでエネルギー効率の良いアナログリカレント計算のハードウェア・ソフトウェア共同設計
• Authors: Arthur Fyon, Julien Brandoit, Loris Mendolia, Damien Ernst, Jean-Michel Redouté, Guillaume Drion,
• Abstract要約: 環境センサーからバイオメディカルインプラントまで、常にAIアプリケーションは、超低消費電力を必要とする。 アナログ回路はサブマイクロワット推論の経路を提供するが、既存のアナログ実装はフィードフォワードアーキテクチャに限られている。 この障壁は、ハードウェアとソフトウェアの共同設計によって克服可能であることを実証する。
• 参考スコア（独自算出の注目度）: 1.1023117530294009
• License: http://creativecommons.org/licenses/by-nc-sa/4.0/
• Abstract: Always-on AI applications, from environmental sensors to biomedical implants, require ultra-low power consumption. Analog circuits offer a path to sub-microwatt inference, yet existing analog implementations are limited to feedforward architectures: extending them to recurrent dynamics has been considered impractical due to noise accumulation through temporal feedback. We demonstrate that this barrier can be overcome through hardware-software co-design. Specifically, we identify that Bistable Memory Recurrent Units (BMRUs), a class of Recurrent Neural Networks (RNNs) with discrete-valued outputs and hysteretic dynamics, admit an ultra-low power current-mode analog implementation which we design from first principles. The resulting circuit establishes a one-to-one correspondence between each learned parameter and a circuit element. The discrete outputs suppress analog noise by at least 20-fold at each cell boundary, breaking the noise accumulation that prevents analog recurrence. We reformulate BMRUs for first-quadrant operation with fixed thresholds, enabling the direct correspondence while preserving expressivity and trainability. Transistor-level simulations in 180 nm Complementary Metal-Oxide-Semiconductor (CMOS) show near-perfect agreement between software predictions and circuit-level behavior, with the software model thereby serving as a high-fidelity simulator of the physical hardware at low computational cost. We leverage this fidelity to conduct large-scale noise immunity and power scaling analyses: the power cost of adding recurrence scales linearly with state dimension, while the feedforward layers dominating total power scale quadratically, meaning recurrence is added at linear marginal cost relative to the feedforward backbone. End-to-end keyword spotting achieves sub-microwatt inference at the RNN core.
• Abstract（参考訳）: 環境センサーからバイオメディカルインプラントまで、常にAIアプリケーションは、超低消費電力を必要とする。 アナログ回路はサブマイクロワット推論の経路を提供するが、既存のアナログ実装はフィードフォワードアーキテクチャに限定されている。 この障壁は、ハードウェアとソフトウェアの共同設計によって克服可能であることを実証する。 具体的には、離散的に評価された出力とヒステリックダイナミクスを持つリカレントニューラルネットワーク(RNN)のクラスであるBristable Memory Recurrent Units(BMRUs)が、我々が第一原理から設計した超低消費電力の電流モードアナログ実装を認める。 結果の回路は、各学習パラメータと回路素子との1対1対応を確立する。 離散出力は、各セル境界で少なくとも20倍のアナログノイズを抑制し、アナログ再発を防止するノイズ蓄積を破る。 BMRUを固定しきい値で修正し、表現性と訓練性を保ちながら直接対応を可能にする。 CMOS(Complementary Metal-Oxide-Semiconductor)180nmのトランジスタレベルのシミュレーションでは、ソフトウェア予測と回路レベルの動作のほぼ完全な一致が示され、ソフトウェアモデルは計算コストの低い物理ハードウェアの高忠実度シミュレータとして機能する。 本研究では、この忠実度を活用して大規模なノイズ免疫と電力スケーリング解析を行い、リカレンス・スケールを状態次元に線形に付加する電力コストと、全パワー・スケールを2次的に支配するフィードフォワード・レイヤと、フィードフォワード・バックボーンに対してリカレンス・コストでリカレンス・コストを加算する。 エンドツーエンドのキーワードスポッティングは、RNNコアでのサブマイクロワット推論を実現する。

関連論文リスト

• Improving the Performance and Learning Stability of Parallelizable RNNs Designed for Ultra-Low Power Applications [1.226598527858578]
  Bistable Memory Recurrent Unit (BMRU) は、超低消費電力RNNのハードウェアとソフトウェアの共同設計を可能にするために導入された。 BMRUパフォーマンスは複雑なシーケンシャルタスクにおいて並列化可能なRNNよりも遅れている。 本稿では,永続記憶を保ちながらフローを復元し,時間経過とともにスキップ接続を生成する累積更新定式化を提案する。
  論文  参考訳（メタデータ） (2026-05-12T09:39:33Z)
• Fully Analog Resonant Recurrent Neural Network via Metacircuit [4.719633931942162]
  本稿では, 完全アナログ共振リカレントニューラルネットワーク(R$2$NN)について, 結合型局所共振器からなるメタ回路アーキテクチャを用いて実装した。 この研究は、インテリジェントな時間処理のためのスケーラブルで完全にアナログなパラダイムを確立し、エッジインテリジェンスのための低レイテンシでリソース効率の高い物理ニューラルネットワークの道を開く。
  論文  参考訳（メタデータ） (2026-04-19T06:13:45Z)
• Physical Analog Kolmogorov-Arnold Networks based on Reconfigurable Nonlinear-Processing Units [0.0]
  Kolmogorov-Arnold Networks (KAN) はニューラルネットワークを線形層から学習可能な非線形エッジ関数にシフトする。 ここでは、再構成可能な非線形処理ユニット(RNPU)を用いて、マテリアでエッジ関数が実現される物理アナログkanアーキテクチャを紹介する。 我々は,プログラム可能な非線形変換を用いたコンパクトな感性回帰と分類を可能にする,現実的なシステムレベルのハードウェア実装を確立する。
  論文  参考訳（メタデータ） (2026-02-07T12:33:11Z)
• In-memory Training on Analog Devices with Limited Conductance States via Multi-tile Residual Learning [59.091567092071564]
  インメモリトレーニングは通常、デジタルベースラインに合わせて少なくとも8ビットのコンダクタンス状態を必要とする。 ReRAMのような多くの有望な中間デバイスは、製造制約のため、約4ビットの解像度しか提供しない。 本稿では,残差を補うために複数のクロスバータイルを逐次学習する語彙学習フレームワークを提案する。
  論文  参考訳（メタデータ） (2025-10-02T19:44:25Z)
• MINIMALIST: switched-capacitor circuits for efficient in-memory computation of gated recurrent units [0.4941855521192951]
  リカレントニューラルネットワーク(RNN)は、時間的シーケンスデータの処理における長年の候補である。 トレーニングパラダイムの最近の進歩は、今では新しい世代の効率的なRNNに影響を与えている。 最小ゲートリカレントユニット(GRU)に基づく合理化およびハードウェア互換アーキテクチャを提案する。
  論文  参考訳（メタデータ） (2025-05-13T14:13:41Z)
• Rapid yet accurate Tile-circuit and device modeling for Analog In-Memory Computing [4.566622328597218]
  低レベルの歪みやノイズの影響を定量化し,アナログタイルにマッピングした乗算積演算(MAC)の数学的モデルを開発する。 単純なガウス雑音を用いたハードウェアの微調整は、ADC量子化やPCMリードノイズ効果に対してレジリエンスをもたらすが、IR-dropに対しては効果が低いことを示す。
  論文  参考訳（メタデータ） (2025-05-05T22:56:49Z)
• Resistive Memory-based Neural Differential Equation Solver for Score-based Diffusion Model [55.116403765330084]
  スコアベースの拡散のような現在のAIGC法は、迅速性と効率性の点で依然として不足している。 スコアベース拡散のための時間連続型およびアナログ型インメモリ型ニューラル微分方程式解法を提案する。 我々は180nmの抵抗型メモリインメモリ・コンピューティング・マクロを用いて,我々の解を実験的に検証した。
  論文  参考訳（メタデータ） (2024-04-08T16:34:35Z)
• Pretraining Graph Neural Networks for few-shot Analog Circuit Modeling and Design [68.1682448368636]
  本稿では、新しい未知のトポロジや未知の予測タスクに適応可能な回路表現を学習するための教師付き事前学習手法を提案する。 異なる回路の変動位相構造に対処するため、各回路をグラフとして記述し、グラフニューラルネットワーク(GNN)を用いてノード埋め込みを学習する。 出力ノード電圧の予測における事前学習GNNは、新しい未知のトポロジや新しい回路レベル特性の予測に適応可能な学習表現を促進することができることを示す。
  論文  参考訳（メタデータ） (2022-03-29T21:18:47Z)
• Training End-to-End Analog Neural Networks with Equilibrium Propagation [64.0476282000118]
  本稿では,勾配降下による終端から終端までのアナログニューラルネットワークの学習法を提案する。 数学的には、アナログニューラルネットワークのクラス(非線形抵抗性ネットワークと呼ばれる)がエネルギーベースモデルであることが示される。 我々の研究は、オンチップ学習をサポートする、超高速でコンパクトで低消費電力のニューラルネットワークの新世代の開発を導くことができる。
  論文  参考訳（メタデータ） (2020-06-02T23:38:35Z)
• One-step regression and classification with crosspoint resistive memory arrays [62.997667081978825]
  高速で低エネルギーのコンピュータは、エッジでリアルタイム人工知能を実現するために要求されている。 ワンステップ学習は、ボストンの住宅のコスト予測と、MNIST桁認識のための2層ニューラルネットワークのトレーニングによって支援される。 結果は、クロスポイントアレイ内の物理計算、並列計算、アナログ計算のおかげで、1つの計算ステップで得られる。
  論文  参考訳（メタデータ） (2020-05-05T08:00:07Z)
• Hardware-Encoding Grid States in a Non-Reciprocal Superconducting Circuit [62.997667081978825]
  本稿では、非相互デバイスと、基底空間が2倍縮退し、基底状態がGottesman-Kitaev-Preskill(GKP)符号の近似符号であるジョセフソン接合からなる回路設計について述べる。 この回路は、電荷やフラックスノイズなどの超伝導回路の一般的なノイズチャネルに対して自然に保護されており、受動的量子誤差補正に使用できることを示唆している。
  論文  参考訳（メタデータ） (2020-02-18T16:45:09Z)

関連論文リストは本サイト内にある論文のタイトル・アブストラクトから自動的に作成しています。

指定された論文の情報です。
本サイトの運営者は本サイト（すべての情報・翻訳含む）の品質を保証せず、本サイト（すべての情報・翻訳含む）を使用して発生したあらゆる結果について一切の責任を負いません。