論文の概要: Hardware-aware Low-latency Quantum Compilation with Data-driven Lightweight Error Detection for Early Fault-Tolerant Systems

• arxiv url: http://arxiv.org/abs/2606.07666v1
• Date: Thu, 04 Jun 2026 04:30:28 GMT
• ステータス: 翻訳完了
• システム内更新日: 2026-06-09 14:42:05.259825
• Title: Hardware-aware Low-latency Quantum Compilation with Data-driven Lightweight Error Detection for Early Fault-Tolerant Systems
• Title（参考訳）: 初期耐故障システムに対するデータ駆動型軽量誤差検出によるハードウェア対応低レイテンシ量子コンパイル
• Authors: Sumit Chongder,
• Abstract要約: 本稿では,ハードウェア・アウェア・コンパイルとデータ駆動型量子誤り検出フレームワークを提案する。 共同設計は、選択後の8ビットVQEインスタンスにおいて、SABREよりもアルゴリズムの成功確率を最大68%(95% CI:60%から66%)向上させることを示した。
• 参考スコア（独自算出の注目度）: 0.0
• License: http://creativecommons.org/licenses/by/4.0/
• Abstract: Noisy intermediate-scale quantum (NISQ) processors are entering an early fault-tolerance regime where full quantum error correction carries prohibitive resource costs, yet lightweight error detection can meaningfully improve algorithmic success rates. Existing compilation and error-detection toolchains treat these concerns in isolation, with no principled way to balance detection overhead against success probability under latency constraints. We present an integrated hardware-aware compilation and data-driven quantum error-detection (QED) framework that jointly optimises qubit mapping, SWAP insertion, and syndrome-schedule placement via a noise-weighted cost function and a learned multi-objective scheduler. Simulation experiments on an HPC cluster using GPU-accelerated density-matrix simulation (NVIDIA cuQuantum SDK) across VQE, phase-estimation, and Grover benchmarks, three noise profiles, and circuit sizes of 6-20 qubits (depths 10-160), show that joint co-design raises algorithmic success probability by up to 68 percent (95 percent CI: 60 percent to 76 percent) over SABRE on an 8-qubit VQE instance with post-selection.
• Abstract（参考訳）: ノイズの多い中間スケール量子(NISQ)プロセッサは、完全な量子エラー補正が禁止的なリソースコストを伴う早期フォールトトレランス状態に入るが、軽量なエラー検出はアルゴリズムの成功率を有意義に向上させることができる。 既存のコンパイルとエラー検出ツールチェーンは、これらの懸念を分離して扱う。 本稿では,雑音重み付きコスト関数と学習多目的スケジューラを用いて,量子ビットマッピング,SWAP挿入,シンドロームスケジュール配置を協調的に最適化する,ハードウェア対応のコンパイルとデータ駆動型量子エラー検出(QED)フレームワークを提案する。 GPU加速密度行列シミュレーション(NVIDIA cuQuantum SDK)によるVQE、位相推定、Groverベンチマーク、ノイズプロファイル3つ、回路サイズ6-20 qubits(10-160)によるHPCクラスタのシミュレーション実験は、共同設計が8-qubit VQEインスタンス上でSABREよりも最大68%(95% CI:60%から66%)のアルゴリズム的成功確率を上昇させることを示した。

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