論文の概要: BipBipCache: Pipeline-Aware Integration of Low-Latency Tweakable Encryption in an Embedded Cache Controller

• arxiv url: http://arxiv.org/abs/2606.23941v1
• Date: Mon, 22 Jun 2026 21:03:38 GMT
• ステータス: 翻訳完了
• システム内更新日: 2026-06-24 22:16:48.690036
• Title: BipBipCache: Pipeline-Aware Integration of Low-Latency Tweakable Encryption in an Embedded Cache Controller
• Title（参考訳）: BipBipCache: 組み込みキャッシュコントローラにおける低レイテンシTweakable暗号化のパイプライン対応統合
• Authors: Corbin Hibler, Firas Hassan, Eric McKanna,
• Abstract要約: BipBipCacheは直接マップされたキャッシュコントローラで、BipBipの微調整可能なブロック暗号(TBC)を統合してキャッシュデータとタグをリアルタイムで暗号化する。 我々は、最初のパイプライン化されたハードウェアであるBipBip暗号を復号器中心の仕様から再構築し、キャッシュデータパス内の3サイクルの復号器とコーディネートする。 重要なアーキテクチャ上の結果として、6サイクルの暗号化レイテンシが6サイクルの書き込みペナルティに完全に変換されないことがあげられる。
• 参考スコア（独自算出の注目度）: 0.0
• License: http://creativecommons.org/licenses/by/4.0/
• Abstract: Consumer and embedded processors store sensitive data in on-chip SRAM caches that remain readable after power loss or physical probing unless ciphertext is maintained in the memory array itself. This paper presents BipBipCache, a direct-mapped cache controller that integrates the BipBip tweakable block cipher (TBC) to encrypt cache data and tags in real time using a C$^3$-style 24+40 bit decomposition of each 64-bit word. We reconstruct the first pipelined hardware BipBip encryptor from a decryptor-centric specification and coordinate it with a 3-cycle decryptor inside the cache datapath. Our threat model targets confidentiality of cache-resident contents against cold-boot, bus, and SRAM readout attacks. A key architectural result is that 6-cycle encryption latency does not fully translate into 6-cycle write penalty: the first three encryptor stages overlap with tag decryption and hit detection, leaving an effective 3-cycle write commitment after hit verification. We verify encryptor and decryptor correctness against the official BipBip C++ reference (five vectors each), report FPGA resource utilization on Xilinx Artix-7 (3,356 LUTs, 16.1% of device; crypto logic ~79% of LUTs), and confirm end-to-end operation on hardware.
• Abstract（参考訳）: コンシューマおよび組み込みプロセッサは、メモリアレイ自体に暗号文が保持されない限り、電力損失や物理探査後に読みやすいオンチップSRAMキャッシュに機密データを格納する。 本稿では,64ビットワードのC$^3$スタイル24+40ビット分解を用いて,BipBip微調整可能なブロック暗号(TBC)を統合し,キャッシュデータとタグをリアルタイムに暗号化する直接マップキャッシュコントローラであるBipBipCacheを提案する。 我々は、最初のパイプライン化されたハードウェアであるBipBip暗号を復号器中心の仕様から再構築し、キャッシュデータパス内の3サイクルの復号器とコーディネートする。 我々の脅威モデルは、コールドブート、バス、SRAMの読み出し攻撃に対するキャッシュ常駐コンテンツの機密性をターゲットにしている。 重要なアーキテクチャ上の結果は、6サイクルの暗号化遅延が6サイクルの書き込みペナルティに完全に変換されないことである。 我々は,公式のBipBip C++参照に対して,暗号と復号器の正当性を検証し,Xilinx Artix-7(3,356 LUTs,装置の16.1%,暗号の79%)上でFPGAリソースの利用を報告し,ハードウェア上でのエンドツーエンド操作を確認する。

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