論文の概要: Energy-Efficient CNN Acceleration with MSDF Digit-Serial Arithmetic on FPGA

• arxiv url: http://arxiv.org/abs/2606.25562v1
• Date: Wed, 24 Jun 2026 08:37:40 GMT
• ステータス: 翻訳完了
• システム内更新日: 2026-06-25 17:05:30.281453
• Title: Energy-Efficient CNN Acceleration with MSDF Digit-Serial Arithmetic on FPGA
• Title（参考訳）: MSDF Digit-Serial Arithmetic on FPGAによる省エネルギーCNN高速化
• Abstract要約: 本稿では,イメージセグメンテーションのためのU-Netアーキテクチャにおいて,畳み込み層のエネルギー効率の高いハードウェアアクセラレーションを提案する。 本稿では,これらの演算を統合パイプラインに融合する乗算付加アーキテクチャを提案する。 MMAユニットは空間入力深度を並列に処理するように設計されており、スタンドアロンのMSDFベースの設計と従来の設計の両方よりも大幅に高い性能を実現している。
• 参考スコア（独自算出の注目度）: 2.5799854351636564
• License: http://creativecommons.org/publicdomain/zero/1.0/
• Abstract: This paper presents an energy-efficient hardware acceleration of the convolutional layers in the U-Net architecture for image segmentation, implemented on FPGA. While digit-serial arithmetic, particularly most-significant-digit-first (MSDF) techniques, offers a compact hardware footprint, it suffers from initial latency before producing the first output digit. This delay accumulates in cascaded operations like multiplication followed by addition, where each unit introduces its own startup overhead. To overcome this, we propose a merged multiply-add (MMA) architecture that fuses these operations into a unified pipeline. Instead of incurring separate delays, the MMA introduces a single streamlined latency per iteration, shorter than the combined latency of conventional cascaded units, resulting in enhanced throughput and efficiency. The MMA units are designed to process spatial input depths in parallel, achieving significantly higher performance than both standalone MSDF-based and conventional designs. We evaluate the proposed design using U-Net as a target application. Despite operating at a lower frequency than a CPU, the FPGA-based accelerator achieves up to an order of magnitude higher energy efficiency, delivering up to $15.14$ GOPS/W compared to $1.93$ GOPS/W for CPU-based inference. The design also shows approximately $9\times$ reduction in energy consumption compared to MSDF-based FPGA implementations. These results highlight the efficacy of the merged arithmetic approach for resource-constrained, latency-sensitive edge applications in medical imaging and computer vision.
• Abstract（参考訳）: 本稿では,FPGA上に実装された画像分割のためのU-Netアーキテクチャにおいて,畳み込み層のエネルギー効率の高いハードウェアアクセラレーションを提案する。 数値シリアル算術、特に最も重要なデジタルファースト(MSDF)技術はコンパクトなハードウェアフットプリントを提供するが、最初の出力ディジットを生成する前に初期遅延に悩まされる。 この遅延は、重複のようなカスケード操作に蓄積され、その後追加され、各ユニットが独自の起動オーバーヘッドを導入する。 そこで本研究では,これらの演算を統合パイプラインに融合する,MMA(Multiply-add)アーキテクチャを提案する。 別々の遅延を発生させる代わりに、MMAは1イテレーションごとに1つの合理化レイテンシを導入し、従来のカスケードユニットと組み合わせたレイテンシよりも短くなり、スループットと効率が向上した。 MMAユニットは空間入力深度を並列に処理するように設計されており、スタンドアロンのMSDFベースの設計と従来の設計の両方よりも大幅に高い性能を実現している。 対象アプリケーションとしてU-Netを用いた提案手法の評価を行った。 CPUより低い周波数で動作するにもかかわらず、FPGAベースのアクセラレータは最大で15.14ドル GOPS/W、CPUベースの推論では1.93ドル GOPS/Wとなる。 また、MSDFベースのFPGA実装と比較して、エネルギー消費の約9倍の削減率を示す。 これらの結果は,医用画像およびコンピュータビジョンにおける資源制約,遅延感応性エッジアプリケーションに対する算術的手法の有効性を浮き彫りにしたものである。

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