論文の概要: Phase-Altered Interleaved Randomized Benchmarking for Compiled Quantum Gates
- arxiv url: http://arxiv.org/abs/2606.30327v1
- Date: Mon, 29 Jun 2026 14:09:59 GMT
- ステータス: 翻訳完了
- システム内更新日: 2026-06-30 18:07:16.259142
- Title: Phase-Altered Interleaved Randomized Benchmarking for Compiled Quantum Gates
- Title（参考訳）: 計算量子ゲートの位相変換インターリーブランダム化ベンチマーク
- Abstract要約: 超伝導プロセッサでは、コンパイルされた回路における多くの非クリフォード位相ゲートは、追加の制御パルスではなく、ソフトウェア定義のフレーム更新として実装されている。
これにより、このような仮想フェーズの挿入または削除がIRBエラー推定を測定可能に変更するかどうかという疑問が提起される。
位相ストラップと位相式インターリービングゲートを比較したペアIRB診断プロトコルであるEmphphase-altered Interleaved randomized benchmarking (PAIRB)を導入する。
- 参考スコア（独自算出の注目度）: 0.0
- License: http://arxiv.org/licenses/nonexclusive-distrib/1.0/
- Abstract: Interleaved randomized benchmarking (IRB) provides a scalable estimate of a gate's error rate, but its standard guarantees require the interleaved gate to be Clifford~\cite{Magesan2012Interleaved,magesan2012characterizing}. In superconducting processors, many non-Clifford phase gates in compiled circuits are implemented virtually as software-defined frame updates rather than as additional control pulses~\cite{mckay2017efficient}. This raises the question of whether inserting or removing such virtual phases measurably changes IRB error estimates. We introduce \emph{phase-altered interleaved randomized benchmarking} (PA-IRB), a paired-IRB diagnostic protocol comparing phase-stripped and phase-dressed Clifford interleaving gates derived from the same compiled implementation. PA-IRB reports $Δr=r_d-r_s$ with combined uncertainty to test whether virtual phase gates affect the extracted IRB decay beyond statistical error. As a case study, we apply PA-IRB to a compiled Toffoli gate executed on IBM superconducting processors, where the constituent $T/T^\dagger$ gates are implemented as virtual $Z$ rotations. Across tested calibration runs, $Δr$ is consistent with zero within uncertainty, indicating that virtual phase addition or removal does not measurably alter the IRB-derived error estimate under the employed compilation and execution stack. More generally, PA-IRB provides a lightweight, abstraction-aware diagnostic for benchmarking workflows involving software-defined phase operations. The same paired comparison can also be used to place operational bounds on the contribution of non-Clifford components to the compiled gate error, even when those components are physically executed rather than implemented virtually.
- Abstract（参考訳）: インターリーブドランダム化ベンチマーク (Interleaved randomized benchmarking,IRB) はゲートの誤差率をスケーラブルに推定するが、その標準保証はインターリーブドゲートをClifford~\cite{Magesan2012Interleaved,magesan2012characterizing} でなければならない。
超伝導プロセッサでは、コンパイルされた回路における多くの非クリフォード位相ゲートは、追加の制御パルス~\cite{mckay2017efficient} ではなく、ソフトウェア定義のフレーム更新として事実上実装される。
これにより、このような仮想フェーズの挿入または削除がIRBエラー推定を測定可能に変更するかどうかという疑問が提起される。
位相ストラップと位相有形クリフォードインターリーブゲートを比較したペアIRB診断プロトコルである 'emph{phase-altered Interleaved randomized benchmarking} (PA-IRB) を導入する。
PA-IRBは$Δr=r_d-r_s$を報告し、仮想位相ゲートが統計的誤差を超えたIRB崩壊に影響を及ぼすかどうかを検証した。
ケーススタディとして、IBM超伝導プロセッサ上で実行されるコンパイルされたトフォリゲートにPA-IRBを適用し、構成元である$T/T^\dagger$ゲートを仮想的な$Z$回転として実装する。
テストされたキャリブレーションの実行全体で、$Δr$は不確実性の範囲内でゼロと一致しており、仮想位相の追加や削除は、採用されたコンパイルおよび実行スタックの下でIRB由来のエラー推定を測定不能にしないことを示している。
より一般的には、PA-IRBはソフトウェア定義フェーズ操作を含むベンチマークワークフローのための軽量で抽象化対応の診断を提供する。
同じペア比較は、事実上実装されるのではなく物理的に実行される場合であっても、コンパイルされたゲートエラーに対する非クリフォードコンポーネントの寄与に関する運用上のバウンダリを設定するためにも使用することができる。
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