論文の概要: SINA: A Fully Automated Circuit Schematic Image to Netlist Generator Using Artificial Intelligence

• arxiv url: http://arxiv.org/abs/2607.01609v1
• Date: Thu, 02 Jul 2026 02:24:00 GMT
• ステータス: 翻訳完了
• システム内更新日: 2026-07-03 19:45:08.639088
• Title: SINA: A Fully Automated Circuit Schematic Image to Netlist Generator Using Artificial Intelligence
• Title（参考訳）: SINA:人工知能を用いたネットリストジェネレータへの完全自動回路シマティックイメージ
• Abstract要約: SINAは、オープンソースの回路スキーマ画像-ネットリスト生成器である。 SINAはICレベルのスキーマとPCBレベルのスキーマを扱い、専用のクロスワイヤ検出を組み込んでいる。 我々の実験では、全体のネットリスト生成精度は96.67%であり、最先端のアプローチに比べて2.72倍高い。
• 参考スコア（独自算出の注目度）: 0.0
• License: http://arxiv.org/licenses/nonexclusive-distrib/1.0/
• Abstract: Recent advances in Artificial Intelligence (AI) have revolutionized Electronic Design Automation (EDA), particularly through Large Language Models (LLMs) for circuit design tasks. However, their application to analog and mixed-signal domains remains limited by the lack of machine-readable representations of existing circuit design knowledge. Circuit schematic images found in research manuscripts, textbooks, and websites constitute a vast repository of validated designs; however, these visual representations cannot be directly processed by EDA tools. Converting them into machine-readable netlists is essential for enabling simulation, verification, and building comprehensive databases for AI-based models. Current conversion methods lack generalization across both Integrated Circuit (IC) and Printed Circuit Board (PCB) level schematics. Moreover, they struggle with component recognition and connectivity inference, and fail to distinguish between connected junctions and crossing wires. In this paper, we propose SINA, an open-source circuit schematic image-to-netlist generator. SINA is a fully automated pipeline that integrates deep learning for robust component detection, connected-component labeling for accurate connectivity inference, Optical Character Recognition (OCR) for component reference designator extraction, and a Vision-Language Model (VLM) for reliable reference designator assignment. SINA handles both IC- and PCB-level schematics and incorporates dedicated crossing-wires detection to differentiate wire intersections from connections. We validate the correctness of the generated netlists using graph isomorphism techniques. Our experiments demonstrate an overall netlist generation accuracy of 96.67%, which is 2.72x higher compared to state-of-the-art approaches.
• Abstract（参考訳）: 人工知能(AI)の最近の進歩は、電子設計自動化(EDA)、特に回路設計タスクのための大規模言語モデル(LLM)に革命をもたらした。 しかし、アナログおよび混合信号領域へのそれらの適用は、既存の回路設計知識の機械可読表現の欠如によって制限されている。 研究写本、教科書、ウェブサイトに見られる回路図像は、検証された設計の膨大なリポジトリを構成するが、これらの視覚表現はEDAツールで直接処理することはできない。 それらを機械可読ネットリストに変換することは、AIベースのモデルのためのシミュレーション、検証、包括的なデータベース構築を可能にする上で不可欠である。 現在の変換法では、IC(Integrated Circuit)とPCB(Printed Circuit Board)の両方のレベルでの一般化が欠如している。 さらに、コンポーネント認識と接続性推論に苦労し、接続されたジャンクションと交差するワイヤの区別に失敗する。 本稿では,SINAを提案する。SINAは,オープンソースの回路図形生成システムである。 SINAは、堅牢なコンポーネント検出のためのディープラーニング、正確な接続推論のためのコネクテッドコンポーネントラベリング、コンポーネント参照指定子抽出のための光文字認識(OCR)、信頼性のある参照指定子割り当てのためのビジョン言語モデル(VLM)を統合する完全自動化パイプラインである。 SINAはICレベルとPCBレベルの両方のスキーマを処理し、ワイヤ交差を接続と区別するために専用のクロスワイヤ検出を組み込んでいる。 生成したネットリストの正しさをグラフ同型法を用いて検証する。 我々の実験では、全体のネットリスト生成精度は96.67%であり、最先端のアプローチに比べて2.72倍高い。

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