論文の概要: SMART: A Machine Learning and Monte Carlo Framework for Rapid Analysis of Stochastic Transistor Aging and Process Variation in Digital Circuits

• arxiv url: http://arxiv.org/abs/2607.05187v2
• Date: Tue, 07 Jul 2026 17:35:12 GMT
• ステータス: 翻訳完了
• システム内更新日: 2026-07-08 14:37:43.335083
• Title: SMART: A Machine Learning and Monte Carlo Framework for Rapid Analysis of Stochastic Transistor Aging and Process Variation in Digital Circuits
• Title（参考訳）: SMART: ディジタル回路における確率的トランジスタ時効とプロセス変動の迅速解析のための機械学習およびモンテカルロフレームワーク
• Abstract要約: バイアス温度不安定(BTI)とプロセス変動(PV)の複合効果により、ディジタル回路の信頼性が脅かされる 従来の信頼性分析手法は大規模な設計では効率よくスケールできないため、設計空間の探索において重要なボトルネックとなる。 我々は,機械学習(ML)とモンテカルロシミュレーションを統合し,高速かつ高忠実な信頼性解析を可能にする新しいフレームワークSMARTを提案する。
• 参考スコア（独自算出の注目度）: 0.6999740786886536
• License: http://arxiv.org/licenses/nonexclusive-distrib/1.0/
• Abstract: As CMOS technology scales into the deep nanometer regime, digital circuit reliability is increasingly threatened by the combined stochastic effects of Bias Temperature Instability (BTI) and Process Variation (PV). Traditional reliability analysis methods, which rely on computationally intensive simulations or extensive lookup tables, fail to scale efficiently for large designs, creating a critical bottleneck in design space exploration. To address this, we propose SMART, a novel framework that integrates Machine Learning (ML) with Monte Carlo simulation to enable rapid, high-fidelity reliability analysis. SMART employs Random Forest regression to predict gate delay distributions directly, bypassing time-consuming atomic model parameter extractions. Crucially, the model utilizes Bayesian Optimization for automated hyperparameter tuning, ensuring maximum predictive robustness across diverse libraries. Experimental validation on ISCAS85 benchmark circuits demonstrates that SMART achieves a 94.54% reduction in analysis time compared to state-of-the-art methods, while maintaining a remarkable average accuracy error of just 1.63%. By shifting computational complexity to an offline training phase, the proposed framework offers a scalable, accurate solution for designing resilient, reliability-aware digital systems.
• Abstract（参考訳）: CMOS技術が深いナノメートル状態に拡大するにつれて、バイアス温度不安定(BTI)とプロセス変動(PV)の両面から、ディジタル回路の信頼性がますます脅かされている。 計算集約的なシミュレーションや広範囲なルックアップテーブルに依存する従来の信頼性分析手法は、大規模な設計のために効率的にスケールできないため、設計空間探索において重要なボトルネックとなる。 そこで本研究では,機械学習(ML)とモンテカルロシミュレーションを統合し,高速かつ高忠実な信頼性解析を可能にする新しいフレームワークSMARTを提案する。 SMARTはランダムフォレスト回帰を用いてゲート遅延分布を直接予測し、時間を要する原子モデルパラメータ抽出をバイパスする。 重要な点として、このモデルはベイズ最適化を利用して自動ハイパーパラメータチューニングを行い、多様なライブラリ間で最大の予測ロバスト性を確保する。 ISCAS85ベンチマーク回路の実験的検証により、SMARTは最先端の手法と比較して解析時間を94.54%削減し、平均精度は1.63%に留まった。 計算複雑性をオフラインのトレーニングフェーズにシフトすることで、提案するフレームワークは、レジリエントで信頼性に配慮したディジタルシステムを設計するためのスケーラブルで正確なソリューションを提供する。

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