論文の概要: Rendering 3D Gaussians on a Graph Processor

• arxiv url: http://arxiv.org/abs/2607.15951v1
• Date: Fri, 17 Jul 2026 13:36:30 GMT
• ステータス: 翻訳完了
• システム内更新日: 2026-07-20 17:56:52.857033
• Title: Rendering 3D Gaussians on a Graph Processor
• Title（参考訳）: グラフプロセッサ上で3Dガウスアンをレンダリングする
• Abstract要約: インテリジェンス処理ユニット(IPU)における3次元ガウスの初実装 1,472個の独立タイルはオンチップのみであり、効率的なセンサプロセッサアーキテクチャの近似特性に制約がある。 これらの制約がパフォーマンスやレンダリング品質にどのように影響するかを評価する。
• 参考スコア（独自算出の注目度）: 26.271402958805766
• License: http://creativecommons.org/licenses/by/4.0/
• Abstract: We present the first implementation of a 3D Gaussian renderer on an Intelligence Processing Unit (IPU), comprising 1,472 independent tiles with only on-chip SRAM; constraints that approximate properties of efficient sensor-processor architectures. Our input scenes are 3D Gaussian maps from real-world sequences. Each tile 'owns' a screen-space region of the framebuffer; Gaussian primitives are routed to destination tiles via Manhattan-distance hops on a north-east-west-south (NEWS) grid, then distributed to overlapping neighbours in an expanding tree pattern. Computation follows the IPU's Bulk Synchronous Parallel (BSP) model, with inter-tile communication defined at compile time. We show this hardware allows us to exploit spatial and temporal locality by enabling local data transfer between cores. We evaluate the bottlenecks in this SRAM-only implementation: inter-tile bandwidth, per-tile SRAM capacity, and workload imbalance from non-uniform Gaussian density. We analyse how these constraints affect performance and render quality. This exploration raises broader questions for conventional GPUs and 3D representations, suggesting that direct inter-SM (streaming multiprocessor) communication might offer ways to reduce DRAM access in GPU kernels. We discuss these implications for the future of on-sensor and DRAM-free architectures. Project page: https://nmjfry.github.io/ipu-3dgs/
• Abstract（参考訳）: 本稿では,1,472個の独立タイルをオンチップSRAMのみで構成するインテリジェンス処理ユニット(IPU)上での3Dガウスレンダラーの実装について述べる。 入力シーンは実世界からの3次元ガウス写像である。 それぞれのタイルはフレームバッファのスクリーンスペース領域であり、ガウスのプリミティブはマンハッタン・ディスタンス・ホップを経由して北東から南西(NEWS)のグリッドで目的地のタイルにルートされ、拡大するツリーパターンで隣人に分配される。 計算は IPU の Bulk Synchronous Parallel (BSP) モデルに従っており、コンパイル時にタイル間通信が定義される。 このハードウェアは、コア間の局所データ転送を可能にすることで、空間的および時間的局所性を活用できることを示します。 我々は、このSRAMのみの実装におけるボトルネックとして、タイル間帯域幅、タイル間SRAM容量、非一様ガウス密度からのワークロード不均衡を評価した。 これらの制約がパフォーマンスやレンダリング品質にどのように影響するかを分析します。 この調査は、従来のGPUと3D表現に対する広範な疑問を提起し、直接SM間通信はGPUカーネルにおけるDRAMアクセスを減らす手段を提供するかもしれないことを示唆している。 オンセンサーとDRAMフリーアーキテクチャの将来について論じる。 プロジェクトページ:https://nmjfry.github.io/ipu-3dgs/

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