論文の概要: SPARC: Automated Root-Cause Analysis of Pre-Silicon Power Side-Channel Leakage in the Processor Design Flow

• arxiv url: http://arxiv.org/abs/2607.23218v1
• Date: Sat, 25 Jul 2026 14:14:54 GMT
• ステータス: 翻訳完了
• システム内更新日: 2026-07-28 22:34:15.030916
• Title: SPARC: Automated Root-Cause Analysis of Pre-Silicon Power Side-Channel Leakage in the Processor Design Flow
• Title（参考訳）: SPARC: プロセッサ設計フローにおける前シリコンパワーサイドチャネル漏れの自動根管解析
• Abstract要約: パワーチャネルリーク(英: Power-Channel Leakage、PSCL)は、プロセッサのアーキテクチャおよびマイクロアーキテクチャのアーティファクトに由来する。 既存のフレームワークは、シミュレーションのスケーラビリティの低さによって制限されているか、あるいは正しいハードウェア信号とソフトウェア命令のリークを原因としない。 本稿では,プレシリコンPSCL評価と根因解析のための自動フレームワークを提案する。
• 参考スコア（独自算出の注目度）: 0.0
• License: http://creativecommons.org/licenses/by/4.0/
• Abstract: Power-Side-Channel Leakage (PSCL) originates from architectural and micro-architectural artifacts in a processor and poses a severe threat to the confidentiality of cryptographic software. Consequently, pre-silicon PSCL evaluation is indispensable for secure hardware design. Existing frameworks are either limited by poor simulation scalability or fail to attribute leakage to the correct hardware signals and software instructions, thereby impeding a comprehensive root-cause analysis. This paper presents SPARC, an automated framework for pre-silicon PSCL evaluation and root-cause analysis. SPARC leverages macro-cell-level Information Flow Tracking (IFT) augmented with enhanced shadow logic that tags switching activity originating from secret-dependent data. By isolating this activity, SPARC applies statistical leakage tests to detect PSCL, while simultaneously attributing the leakage to specific hardware signals and mapping those signals to the corresponding software instructions. This approach thus delivers a full end-to-end leakage evaluation and root-cause analysis for both hardware and software. To demonstrate and validate SPARC, PSCL of multiple open-source RISC-V CPUs, encompassing 32-bit and 64-bit cores with both in-order and out-of-order pipelines, is evaluated across a range of cryptographic workloads, including masked and unmasked AES and ML-KEM (CRYSTALS-Kyber-512). SPARC recovers known leakage sources as a sanity check and identifies specific microarchitectural leakage sources, achieving an 8x per-trace simulation speedup over previously shown approaches on comparable designs. By enabling precise and scalable root-cause analysis at the pre-silicon stage, this work provides a practical framework to mitigate PSCL early in the design flow, thereby strengthening the security of future processors.
• Abstract（参考訳）: パワーサイド・チャネルリーク(英: Power-Side-Channel Leakage、PSCL)は、プロセッサ内のアーキテクチャおよびマイクロアーキテクチャのアーティファクトから発生し、暗号ソフトウェアの機密性に深刻な脅威をもたらす。 したがって、ハードウェアのセキュアな設計には、プレシリコンPSCL評価が不可欠である。 既存のフレームワークは、シミュレーションのスケーラビリティの低さによって制限されているか、あるいは正しいハードウェア信号やソフトウェア命令へのリークを原因としないため、包括的な根本原因分析を妨げている。 本稿では,プリシリコンPSCL評価と根因解析のためのフレームワークSPARCを提案する。 SPARCはマクロセルレベルの情報フロー追跡(IFT)を活用し、秘密に依存したデータから発せられるスイッチングアクティビティをタグ付けする強化されたシャドウロジックを備える。 このアクティビティを分離することにより、SPARCはPSCLの検出に統計的リークテストを適用し、同時に特定のハードウェア信号にリークを寄与させ、それらの信号を対応するソフトウェア命令にマッピングする。 このアプローチは、ハードウェアとソフトウェアの両方に対して、完全なエンドツーエンドのリーク評価と根本原因分析を提供する。 SPARCを実証し、検証するために、32ビットコアと64ビットコアを含む複数のオープンソースのRISC-V CPUのPSCLが、マスクされたAESとML-KEM(CRYSTALS-Kyber-512)を含む様々な暗号化ワークロードで評価されている。 SPARCは、既知のリークソースを正当性チェックとして回収し、特定のマイクロアーキテクチャのリークソースを特定する。 プレシリコン段階での高精度でスケーラブルな根本原因解析を実現することにより、設計フローの早い段階でPSCLを緩和し、将来のプロセッサのセキュリティを強化するための実践的なフレームワークを提供する。

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