論文の概要: A CPU+DCU Heterogeneous Parallel Framework for Post-Processing Reconstruction in Quantum Circuit Cutting
- arxiv url: http://arxiv.org/abs/2607.27947v1
- Date: Thu, 30 Jul 2026 09:53:27 GMT
- ステータス: 翻訳完了
- システム内更新日: 2026-07-31 21:37:00.499674
- Title: A CPU+DCU Heterogeneous Parallel Framework for Post-Processing Reconstruction in Quantum Circuit Cutting
- Title（参考訳）: 量子回路切断における後処理再構成のためのCPU+DCU異種並列フレームワーク
- Abstract要約: 本稿では,回路切断後再構成のためのCPU+DCUヘテロジニアス並列フレームワークを提案する。
ヘテロジニアスなCPU+DCU実行と、64ビットを超えるグローバル基底状態インデックスのためのハイ/ローワード整数表現を組み合わせる。
Songshanスーパーコンピュータの実験では、このフレームワークは高い再現性を維持している。
- 参考スコア（独自算出の注目度）: 5.31141365536699
- License: http://arxiv.org/licenses/nonexclusive-distrib/1.0/
- Abstract: In the NISQ era, limited qubit resources make it difficult to execute large quantum circuits directly on real hardware. Quantum circuit cutting mitigates this limitation by decomposing a large circuit into smaller subcircuits, but it shifts substantial overhead to classical post-processing. As circuit size, complexity, and cut count increase, reconstruction becomes a major computational and storage bottleneck. This paper presents a CPU+DCU heterogeneous parallel framework for circuit-cutting post-processing reconstruction. Instead of constructing a dense $2^n$-dimensional probability vector or returning only high-probability states, the framework reconstructs the nonzero-probability states in the original output distribution from subcircuit measurement results. It combines heterogeneous CPU+DCU execution with a high/low-word integer representation for global basis-state indices beyond 64 bits and a three-level cooperative storage mechanism spanning device memory, host memory, and out-of-core storage. Experiments on the Songshan supercomputer show that the framework maintains high reconstruction fidelity while achieving up to $259\times$ speedup over an optimized serial baseline on linear-cluster states and up to $4\times$ speedup over a homogeneous CPU-parallel method on random circuits. The framework can also complete reconstruction tasks at the hundred-qubit scale. These results demonstrate that HPC-oriented heterogeneous reconstruction can effectively alleviate the classical post-processing bottleneck and improve reconstruction scalability.
- Abstract（参考訳）: NISQ時代において、限られた量子ビット資源は、実際のハードウェア上で大きな量子回路を直接実行することを困難にしている。
量子回路切断は、大きな回路を小さなサブ回路に分解することでこの制限を緩和するが、かなりのオーバーヘッドを古典的な後処理に移行する。
回路サイズ、複雑性、カット数の増加に伴い、再構成は計算および記憶のボトルネックとなる。
本稿では,回路切断後再構成のためのCPU+DCUヘテロジニアス並列フレームワークを提案する。
このフレームワークは、密度の高い2^n$次元の確率ベクトルを構築したり、高確率状態のみを返す代わりに、サブ回路測定結果から元の出力分布における非ゼロ確率状態を再構成する。
ヘテロジニアスなCPU+DCU実行と、64ビットを超えるグローバル基底状態インデックスのためのハイ/ローワード整数表現と、デバイスメモリ、ホストメモリ、コア外ストレージにまたがる3レベル協調ストレージ機構を組み合わせる。
Songshanスーパーコンピュータの実験によると、このフレームワークは、リニアクラスタ状態の最適化されたシリアルベースライン上で最大259ドル、ランダム回路上での同質CPU並列メソッド上で最大4ドルというスピードアップを達成しながら、高いリコンストラクション忠実性を維持している。
このフレームワークは、100キュービットスケールで再構築タスクを完了させることもできる。
これらの結果から,HPC指向の不均一な再構成が従来の後処理のボトルネックを効果的に軽減し,再構築のスケーラビリティを向上させることが示唆された。
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