論文の概要: On the Limits of Machine-Learned Ranking for Modern Microarchitectural Policies
- arxiv url: http://arxiv.org/abs/2608.01041v1
- Date: Sun, 02 Aug 2026 06:55:43 GMT
- ステータス: 翻訳完了
- システム内更新日: 2026-08-04 15:07:25.070281
- Title: On the Limits of Machine-Learned Ranking for Modern Microarchitectural Policies
- Title（参考訳）: 近代建築政策における機械学習ランキングの限界について
- Abstract要約: 機械学習予測器はサイクルレベルのシミュレーションよりもはるかに高速にプロセッサ性能を推定する。
2つの設計形態でML予測器を4つ評価する。
- 参考スコア（独自算出の注目度）: 1.9175849355388896
- License: http://creativecommons.org/licenses/by/4.0/
- Abstract: Machine-learning predictors estimate processor performance far faster than cycle-level simulation. For design-space exploration, however, the valuable test is not merely reproducing the usual hardware ordering, but identifying how different hardware configurations rank on individual program phases. We evaluate four ML-predictors in two design regimes: \emph{Structural Parameters} (SP), varying hardware resources such as issue width, ROB size, and cache capacity; and \emph{Behavioral Policies} (BP), varying prefetching and replacement algorithms. In the SP regime, aggregate ranking is strong, yet counter-intuitive windows(CIW)---where the configuration expected to be slower is faster---constitute $22.4\%$ of non-tied windows across five pairs with a clear architectural prior. CIW match across these pairs is only $23.3$--$39.9\%$; every point estimate is below the $50\%$ random strict-ordering reference. The BP regime presents a different failure: ground-truth ties cover $37.8\%$ of pair-windows, most strict pairs have margins of only a few cycles, and no model family reliably beats a feature-free majority baseline. NeuroScalar and SimNet fall below that baseline, Concorde is statistically tied with it, and the best selected OneDSE head improves by only $2.1$ percentage points. Accuracy rises mainly at large margins. We further show that this failure is not a matter of model capacity: an information-theoretic analysis reveals that when ranking outcomes depend on hidden microarchitectural state absent from the instruction stream, no trace-based predictor can exceed the Bayes accuracy determined by observable inputs alone. Thus high cycle or aggregate ranking accuracy can reflect mastery of easy, high-margin cases while missing the local reversals that carry the most architectural insight and for which cycle-level simulation remains indispensable.
- Abstract（参考訳）: 機械学習予測器はサイクルレベルのシミュレーションよりもはるかに高速にプロセッサ性能を推定する。
しかし、設計と空間の探索においては、価値あるテストは、通常のハードウェア注文を再現するだけでなく、個々のプログラムフェーズで異なるハードウェア構成がランク付けされるかを特定することである。
本稿では,2つの設計体系におけるML予測器について評価する: \emph{Structural Parameters} (SP), issue width, ROB size, and cache capacity, \emph{Behavioral Policies} (BP), various prefetching and replacement algorithm。
SPの体制では、集合的なランキングは強いが、より遅いと期待される設定がより高速になる(CIW)-- 明確なアーキテクチャ以前の5つのペアにまたがる22.4\%の非階層ウィンドウを構成する。
これらのペア間のCIWマッチは、わずか23.3$--39.9\%$であり、各ポイント推定値は50\%$ランダムな厳密な順序付け基準以下である。
BP体制は異なる失敗を生んでいる: 接地綱領は37.8 %のペアウインドウをカバーし、ほとんどの厳格なペアはわずか数サイクルのマージンしか持たず、モデルファミリが特徴のない多数派ベースラインを確実に破ることはない。
NeuroScalarとSimNetはベースラインを下回り、Concordeは統計的に結びついており、最高の選択されたOneDSEヘッドはわずか2.1ドルの割合で改善されている。
精度は主に大きなマージンで上昇する。
情報理論解析により、ランキング結果が命令ストリームから欠落した隠れマイクロアーキテクチャ状態に依存する場合、トレースベースの予測器は観測可能な入力だけで決定されたベイズ精度を超えないことが明らかになった。
したがって、高いサイクルや総合ランキングの正確さは、最もアーキテクチャ上の洞察とサイクルレベルのシミュレーションが不可欠であるような局所的な逆転を欠いている間、容易で高度なケースの熟達を反映することができる。
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