論文の概要: Hardware-Aware Deployment of Joint SAR Compression and Despeckling on FPGA
- arxiv url: http://arxiv.org/abs/2608.11271v1
- Date: Tue, 11 Aug 2026 07:29:13 GMT
- ステータス: 翻訳完了
- システム内更新日: 2026-08-13 19:07:54.315548
- Title: Hardware-Aware Deployment of Joint SAR Compression and Despeckling on FPGA
- Title（参考訳）: FPGA上でのSAR圧縮と非スペック化のハードウェア・アウェア展開
- Abstract要約: 次世代SAR(Synthetic Aperture Radar)ミッションは、ダウンリンクよりもはるかに高速にデータを生成する。
近年の研究では、SAR画像の切り離しと圧縮を同時に行うことで、表現能力の向上が示されている。
我々は、組み込みのZCU102FPGAプラットフォーム上にSAR Despeckling and Data Compressionフレームワークを共同で配置することで、このギャップを埋める。
- 参考スコア（独自算出の注目度）: 2.3751543168938305
- License: http://creativecommons.org/licenses/by/4.0/
- Abstract: Next-generation Synthetic Aperture Radar (SAR) missions will generate data far faster than they can downlink, making onboard data reduction essential for near-real-time Earth observation. Learned Image Compression (LIC) offers better rate-distortion performance than handcrafted codecs used operationally today, and recent work shows that simultaneously despeckling and compressing SAR imagery enables better representation capacity while unlocking higher compression rates. These methods, however, have yet to be confronted with the strict power, compute, and operational constraints of spaceborne systems. In this work, we bridge this gap by deploying a joint SAR Despeckling and Data Compression (DDC) framework on an embedded ZCU102 FPGA-based platform, introducing model adaptations that respect the accelerator's fixed-point arithmetic and limited set of supported operations. We evaluate four model topologies across precision levels and across CPU, GPU, and FPGA platforms, revealing several findings with direct design implications. We find that replacing conventional GDN activation functions with plain ReLU improves quality on SAR, suggesting that design principles established for compression of natural images do not necessarily transfer to SAR imagery. In addition, we demonstrate that residual blocks offer little representational benefit for ten times the compute, and show that the FPGA is the most energy-efficient of the platforms tested. Together, these results set a functioning edge deployment workflow and an evidence-based starting point for onboard SAR compression. The code is available at https://github.com/CedricLeon/SAR_DDC_FPGA.
- Abstract（参考訳）: 次世代のSAR(Synthetic Aperture Radar)ミッションは、ダウンリンクよりもはるかに高速にデータを生成する。
Learned Image Compression (lic)は、現在運用されている手作りコーデックよりも高速なレート歪み性能を提供する。
しかし、これらの手法は、宇宙に浮かぶシステムの厳格なパワー、計算、運用上の制約にはまだ直面していない。
本研究では,組込みZCU102FPGAプラットフォーム上にSAR Despeckling and Data Compression(DDC)フレームワークを配置することにより,このギャップを埋める。
我々は,CPU,GPU,FPGAプラットフォームにまたがる4つのモデルトポロジを評価し,設計上の直接的な影響についていくつかの知見を示した。
従来のGDN活性化関数をプレーンなReLUに置き換えることで、SARの品質が向上し、自然画像の圧縮のために確立された設計原則が必ずしもSAR画像に変換されないことが示唆された。
さらに,残余ブロックが10倍の計算量に対してほとんど表現上の利点を示さず,FPGAがテスト対象のプラットフォームの中で最もエネルギー効率が高いことを示す。
これらの結果とともに、機能するエッジデプロイメントワークフローと、オンボードSAR圧縮のためのエビデンスベースの出発点が設定された。
コードはhttps://github.com/CedricLeon/SAR_DDC_FPGAで公開されている。
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