論文の概要: LLM-based Hardware Development with Hierarchical IRs and End-to-End Multi-Agent Workflow

• arxiv url: http://arxiv.org/abs/2608.30659v1
• Date: Mon, 31 Aug 2026 11:57:37 GMT
• ステータス: 翻訳完了
• システム内更新日: 2026-09-01 18:31:31.37991
• Title: LLM-based Hardware Development with Hierarchical IRs and End-to-End Multi-Agent Workflow
• Title（参考訳）: 階層型IRとエンドツーエンドマルチエージェントワークフローを用いたLCMベースのハードウェア開発
• Abstract要約: 大規模言語モデル (LLM) はソフトウェア開発でますます使われているが、複雑なハードウェア設計での使用は限られている。 階層型中間表現(IR)とエンドツーエンドのマルチエージェントワークフローを備えたLCMベースのハードウェア開発フレームワークを提案する。 We evaluate our framework on Verilog-Eval benchmark, achieve a pass@5 rate of 95.5%, which is a current-of-the-art LLM generation frameworks。
• 参考スコア（独自算出の注目度）: 3.3126072964592836
• License: http://creativecommons.org/licenses/by/4.0/
• Abstract: Large language models (LLMs) are increasingly used in software development, but their use in complex hardware design remains limited. This gap stems from both the scarcity of public hardware training data and the fundamentally different methodologies used in hardware design. In particular, applying LLMs to hardware requires more than direct RTL generation: the model must understand module boundaries, inter-module connections, and verification requirements. In this paper, we present an LLM-based hardware development framework with hierarchical intermediate representations (IRs) and an end-to-end multi-agent workflow. The core idea is to provide an abstraction of hardware design to LLMs through two structured IRs: Architectural Sketch, which captures module topology and interconnection, and Operational Specification, which defines per-module functionality and interfaces. Our framework uses these IRs to decompose a complex design into sub-modules, specify the per-block functionality, and derive how each module should be tested and verified. We incorporate a multi-agent debug loop in the framework, allowing agents to get the error feedback and control the debug details such as the signals to be probed for simulation. We evaluate our framework on Verilog-Eval benchmark, achieving a pass@5 rate of 95.5%, which surpasses current state-of-the-art LLM generation frameworks. To better assess performance on complex, realistic designs, we introduce a new case study spanning applications from general-purpose processors to digital signal processing systems. Experimental results indicate that such complex designs exceed the capabilities of existing approaches, whereas our framework is the only one capable of producing functional end-to-end design. Our generated RTL follows all industry-standard design rules, is lint-clean, functionally correct and fully synthesizable.
• Abstract（参考訳）: 大規模言語モデル (LLM) はソフトウェア開発でますます使われているが、複雑なハードウェア設計での使用は限られている。 このギャップは、公開ハードウェアトレーニングデータの不足と、ハードウェア設計で使用される根本的に異なる方法論の両方に起因している。 モデルはモジュール境界、モジュール間接続、検証要件を理解しなければならない。 本稿では,階層型中間表現(IR)とエンドツーエンドのマルチエージェントワークフローを備えたLCMベースのハードウェア開発フレームワークを提案する。 コアとなる考え方は、モジュールトポロジと相互接続をキャプチャするArchitectural Sketchとモジュール単位の機能とインターフェースを定義するOperational Specificationという2つの構造化IRを通じて、LCMへのハードウェア設計の抽象化を提供することである。 我々のフレームワークはこれらのIRを使って複雑な設計をサブモジュールに分解し、ブロックごとの機能を指定する。 フレームワークにはマルチエージェントデバッグループが組み込まれており、エージェントはエラーフィードバックを受け取り、シミュレーションのために探索する信号などのデバッグの詳細を制御することができる。 We evaluate our framework on Verilog-Eval benchmark, achieve a pass@5 rate of 95.5%, which is a current-of-the-art LLM generation frameworks。 複雑で現実的な設計における性能を評価するため,汎用プロセッサからディジタル信号処理システムへの応用を対象とする新しいケーススタディを提案する。 実験結果から,このような複雑な設計が既存手法の能力を超えていることが明らかとなった。 我々の生成したRTLは、すべての業界標準設計規則に従っており、リントクリーンで、機能的に正しく、完全に合成可能である。

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