論文の概要: LATCH: LLM-Assisted Timing Closure Harness for Post-Route FPGA Optimisation
- arxiv url: http://arxiv.org/abs/2610.16625v1
- Date: Mon, 12 Oct 2026 11:44:40 GMT
- ステータス: 翻訳完了
- システム内更新日: 2026-10-15 21:06:15.366184
- Title: LATCH: LLM-Assisted Timing Closure Harness for Post-Route FPGA Optimisation
- Title（参考訳）: LATCH: ルート後FPGA最適化のためのLLM支援タイミングクロージャハーネス
- Abstract要約: 停止後のFPGAのタイミング閉鎖は、専門家に依存し、計算コストがかかる。
本稿では,大規模言語モデル(LLM)オーケストレーションを決定論的FPGAの実装と評価から分離するフレームワークであるLATCHを提案する。
- 参考スコア（独自算出の注目度）: 0.187375063661721
- License: http://creativecommons.org/licenses/by/4.0/
- Abstract: Post-route FPGA timing closure remains expert-dependent and computationally expensive. We present LATCH (LLM-Assisted Timing Closure Harness), a two-layer framework that separates large language model (LLM) orchestration from deterministic FPGA implementation and evaluation. Across sixteen designs and seven LLMs, a single-iteration study compares three agent control granularities - expert-written recipes, direct EDA operations and LLM-constructed procedures - to ask how much control an agent needs per attempt. Functional-pass rates are 98.2%, 71.4% and 17.9%, respectively; yet direct operations give slightly larger 3.4% median Fmax gains when passing, versus 3.2% for recipes. This exposes a trade-off between execution reliability and timing improvement. Informed by this trade-off, a multi-iteration study fixes the action tier at expert recipes to ask how repeated attempts are best organised, comparing a fitted deterministic heuristic with sequential LLM reasoning, branching exploration and knowledge base-guided exploration within 12 checkpoints per run. Branching raises mean maximum-frequency improvement from 10.5% (sequential) to 16.0%, and the knowledge base to 20.3%, improving 15 of 16 designs. Characterisation across 2,421 recipe attempts profiled their gain and validation rates, showing hard-block re-placement gives the largest cumulative mean gain at 41.4MHz.
- Abstract（参考訳）: 停止後のFPGAのタイミング閉鎖は、専門家に依存し、計算コストがかかる。
LATCH(LLM-Assisted Timing Closure Harness)は,大規模言語モデル(LLM)オーケストレーションを決定論的FPGAの実装と評価から分離する2層フレームワークである。
16の設計と7つのLSMに対して、1回の試験では、3つのエージェント制御の粒度(専門家によるレシピ、直接EDA操作、LSMで構築された手順)を比較して、エージェントが試みるごとにどの程度のコントロールが必要なのかを問う。
機能的通過率は98.2%、71.4%、そして17.9%であるが、直接操作は通過時に中央値が3.4%、レシピが3.2%である。
これにより、実行の信頼性とタイミング改善のトレードオフが明らかになる。
このトレードオフにインフォームされたマルチイテレーション研究は、専門家のレシピのアクション層を修正し、反復的な試みがいかに最も適しているかを問うとともに、適合した決定論的ヒューリスティックと、連続的なLCM推論、分岐探索、知識ベース誘導探索を、1ラン当たり12チェックポイント以内で比較した。
分岐は10.5%(順次)から16.0%に改善され、知識ベースは20.3%に向上し、16の設計のうち15が改良された。
2,421件のレシピ試行における特徴付けは、そのゲインとバリデーション率をプロファイルし、ハードブロックのリプレースにより、41.4MHzで最大の累積平均ゲインが得られることを示した。
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