論文の概要: An FPGA-Based Spiking Neural Network for Spatiotemporal Pattern Learning and Classification

• arxiv url: http://arxiv.org/abs/2610.17463v1
• Date: Mon, 12 Oct 2026 22:26:18 GMT
• ステータス: 翻訳完了
• システム内更新日: 2026-10-15 21:06:15.464906
• Title: An FPGA-Based Spiking Neural Network for Spatiotemporal Pattern Learning and Classification
• Title（参考訳）: 時空間パターン学習と分類のためのFPGAに基づくスパイクニューラルネットワーク
• Abstract要約: スパイキングニューラルネットワーク(SNN)は、エッジにおけるエネルギー効率の良いパターン認識を約束している。 時相パターン分類のための多層SNNのFPGA実装を提案する。 私たちの設計では、従来のバックプロパゲーション・スルー・タイム(BPTT)に関連するメモリと遅延のオーバーヘッドを回避するための時間フォワードのみのトレーニングアルゴリズムを採用しています。 CPUやGPUベースの実装と比較して、FPGAの設計では、2.5倍から6倍のスループットを実現しています。
• 参考スコア（独自算出の注目度）: 6.303648027699309
• License: http://arxiv.org/licenses/nonexclusive-distrib/1.0/
• Abstract: Spiking Neural Networks (SNNs) are promising for energy-efficient spatiotemporal pattern recognition at the edge, but efficient deployment and on-device adaptation require specialized hardware. In this work, we present an FPGA implementation of multilayer SNNs for spatiotemporal pattern classification, in which both inference and training take place on the same hardware. Our design adopts a temporal-forward-only training algorithm that avoids the memory and latency overhead associated with traditional Backpropagation Through Time (BPTT). A mixed-precision scheme balances training stability with resource efficiency, and architectural optimization maximizes hardware and memory utilization. We further identify and resolve hazards that arise when inference and learning share the same memory, including port conflicts between the forward and backward access patterns and read-after-write dependencies in floating-point potential accumulation. Experimental evaluations on MNIST and five multivariate time-series classification datasets demonstrate that, with fully on-chip training, our SNN model achieves accuracy comparable to SNN or LSTM trained with BPTT. Compared to CPU and GPU based implementations, our FPGA design delivers 2.5 to 6 times higher throughput while consuming an order of magnitude less energy per sample.
• Abstract（参考訳）: スパイキングニューラルネットワーク(SNN)は、エッジにおけるエネルギー効率の良い時空間パターン認識を約束するが、効率的なデプロイメントとオンデバイス適応には特別なハードウェアが必要である。 本研究では,時空間パターン分類のためのFPGAによる多層SNNの実装について述べる。 我々の設計では、従来のバックプロパゲーション・スルー・タイム(BPTT)に関連するメモリと遅延のオーバーヘッドを回避するために、時間フォワードのみのトレーニングアルゴリズムを採用している。 混合精度スキームは、トレーニング安定性とリソース効率のバランスを保ち、アーキテクチャ最適化はハードウェアとメモリ利用を最大化する。 我々は、推測と学習が同じメモリを共有しているときに発生するハザードを、前方アクセスパターンと後方アクセスパターンのポートコンフリクトや、浮動小数点ポテンシャル蓄積における読み取り後書き込み依存性など、さらに特定し、解決する。 MNISTと5つの多変量時系列分類データセットの実験的評価により、完全オンチップトレーニングにより、SNNモデルはBPTTで訓練されたSNNやLSTMに匹敵する精度を達成できることが示された。 CPUやGPUベースの実装と比較して、FPGAの設計では、2.5倍から6倍のスループットを実現しています。

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