論文の概要: Stitched surface codes: planar concatenation through GHZ corridors

• arxiv url: http://arxiv.org/abs/2610.21357v1
• Date: Thu, 15 Oct 2026 06:39:05 GMT
• ステータス: 翻訳完了
• システム内更新日: 2026-10-16 19:13:16.232654
• Title: Stitched surface codes: planar concatenation through GHZ corridors
• Title（参考訳）: 傾斜面符号:GHZ廊下を通る平面連結
• Abstract要約: 符号距離d = 2tで2つの論理量子ビットを符号化するフォールトトレラント量子メモリアーキテクチャを提案する。 我々は105キュービットのウィロウ超伝導プロセッサで実験的に構築した。
• 参考スコア（独自算出の注目度）: 32.92790292032043
• License: http://arxiv.org/licenses/nonexclusive-distrib/1.0/
• Abstract: We present a fault-tolerant quantum-memory architecture that concatenates four distance-t rotated surface-code patches with the [[4,2,2]] outer code, encoding two logical qubits at code distance d = 2t in a physical footprint of N < 2(2t+1)^2 qubits on a square lattice with nearest-neighbor connectivity. The outer-code stabilizer generators XXXX and ZZZZ, each of physical weight 4t, are measured in situ via verified Greenberger-Horne-Zeilinger (GHZ) ancillae distributed through narrow corridors between adjacent patches, without lattice surgery or long-range gates. The outer-code gadgets introduce hyperedge fault mechanisms, but by design each decomposes into graphlike components, so the complete syndrome is decoded by a single minimum-weight-perfect-matching pass. Circuit-level simulations show logical error rates that scale as p^t, consistent with distance-2t protection. Finally, we implement the construction experimentally on a 105-qubit Willow superconducting processor in both the ZZ and XX memory bases. With the correlated-matching decoder, increasing the code distance from d = 4 to d = 6 reduces the block logical error rate by a factor of 1.52. The construction thus provides a near-term testbed for concatenated architectures beyond the standard surface code.
• Abstract（参考訳）: 本研究では,[4,2,2]外部コードと4つの距離t回転曲面符号パッチを結合したフォールトトレラントな量子メモリアーキテクチャを提案する。 物理重量4tのそれぞれである外符号安定化器 XXXX と ZZZZ は、隣接するパッチ間の狭い通路を通って分布する検証済みグリーンベルガー・ホルン・ザイリンガー(GHZ)アンシラを介して、格子手術や長距離ゲートなしでその場で測定される。 外部コードガジェットは、ハイパーエッジフォールト機構を導入するが、設計によってそれぞれがグラフのようなコンポーネントに分解されるため、完全なシンドロームは単一のミニマルウェイト・パーフェクトマッチングパスによってデコードされる。 回路レベルのシミュレーションでは、距離2tの保護と一致するp^tのスケールの論理誤差率を示す。 最後に,ZZメモリとXXメモリの両方で105キュービットのWilow超伝導プロセッサを試作した。 相関マッチングデコーダでは、コード距離を d = 4 から d = 6 に増やすことで、ブロック論理誤差率を 1.52 に削減する。 この構造は、標準的な表面コードを超えた結合アーキテクチャのための短期的なテストベッドを提供する。

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