論文の概要: Efficient Routing of Quantum LDPC Codes on Programmable 2D Toric Architectures

• arxiv url: http://arxiv.org/abs/2604.18714v1
• Date: Mon, 20 Apr 2026 18:14:28 GMT
• ステータス: 翻訳完了
• システム内更新日: 2026-04-22 22:41:49.407935
• Title: Efficient Routing of Quantum LDPC Codes on Programmable 2D Toric Architectures
• Title（参考訳）: プログラマブル2次元トーリックアーキテクチャにおける量子LDPC符号の効率的なルーティング
• Authors: Kun Liu, Takahiro Tsunoda, Sophia H. Xue, Evan McKinney, Zeyuan Zhou, Shifan Xu, Robert J. Schoelkopf, Yongshan Ding,
• Abstract要約: 量子低密度パリティチェック符号は、表面符号よりも符号化率と符号距離が優れている。 長距離安定化器の測定は、接続性に制限のある現実的なハードウェアの実装に重大な課題をもたらす。 本稿では,これらの制約に対処するために,プログラマブルな通信ネットワークアーキテクチャを活用したハードウェア・ソフトウェア共同設計を提案する。
• 参考スコア（独自算出の注目度）: 1.5531887595047786
• License: http://arxiv.org/licenses/nonexclusive-distrib/1.0/
• Abstract: Quantum low-density parity-check codes are promising candidates towards scalable fault-tolerant quantum computation. Among these, bivariate bicycle (BB) codes offer superior encoding rates and large code distance compared to surface codes. However, their requirement on long-range stabilizer measurements poses significant challenges for implementation on realistic hardware with limited connectivity, such as superconducting circuit platforms. In this work, we introduce a novel hardware-software co-design that leverages a programmable communication network architecture to address these limitations. Our approach utilizes a 2D toric network of oscillators as a flexible communication fabric linking qubits at each site. Such architecture significantly reduces the number of long-range couplers required from $O(n)$ to $O(\sqrt{n})$. Dual-rail qubits, along with native gates including Swap-Wait-Swap gates and beamsplitter SWAPs, ensure that long-range two-qubit gates can be executed with high fidelity and low latency. To further enhance performance, our qubit layout and routing algorithm utilize symmetries of the codes and enable maximum parallelism for long-range two-qubit gates, maintaining a low syndrome extraction cycle duration and scalability over the code length. We perform circuit-level simulation with realistic noise modeling based on experimental hardware parameters, observing an logical error rate per logical qubit per cycle of 3.06\% for $[[18, 4, 4]]$ BB code, 2.6$\times$ less than the existing experimental result. These findings provide a practical roadmap and identify key technological advancements needed to achieve low-overhead fault-tolerant quantum computing at scale.
• Abstract（参考訳）: 量子低密度パリティチェック符号は、スケーラブルなフォールトトレラント量子計算の候補として期待されている。 このうち、二変量自転車符号(BB符号)は、表面符号よりも符号化率と符号距離が優れている。 しかし、長距離安定化器測定に対する彼らの要求は、超伝導回路プラットフォームのような限られた接続性を持つ現実的なハードウェアの実装に重大な課題をもたらす。 本研究では,これらの制約に対処するために,プログラマブルな通信ネットワークアーキテクチャを活用したハードウェア・ソフトウェア共同設計を提案する。 提案手法では,振動子の2次元トリックネットワークを,各部位に量子ビットをリンクするフレキシブルな通信ファブリックとして利用する。 このようなアーキテクチャは、$O(n)$から$O(\sqrt{n})$に要求される長距離カップルの数を大幅に減少させる。 デュアルレールキュービットとSwap-Wait-SwapゲートやビームスプリッターSWAPなどのネイティブゲートは、長距離2ビットゲートを高い忠実性と低レイテンシで実行可能にする。 さらに性能を向上させるために,我々のキュービットレイアウトとルーティングアルゴリズムは,符号の対称性を活用し,長距離2キュービットゲートの最大並列化を実現し,低シンドローム抽出サイクルとコード長のスケーラビリティを維持した。 実験ハードウェアパラメータに基づく現実的なノイズモデルを用いて回路レベルのシミュレーションを行い、回路毎の論理キュービット当たりの論理誤差率を3.06\% for $[[18, 4, 4]$ BB code, 2.6$\times$ で観測した。 これらの知見は,低オーバヘッドのフォールトトレラント量子コンピューティングを大規模に実現するために必要な重要な技術進歩を,実用的なロードマップとして提示する。

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