論文の概要: VHDLBench: Benchmarking and Fine-Tuning Large Language Models for VHDL-Based Chip Design

• arxiv url: http://arxiv.org/abs/2610.28676v1
• Date: Mon, 19 Oct 2026 12:23:01 GMT
• ステータス: 翻訳完了
• システム内更新日: 2026-10-23 00:40:06.099172
• Title: VHDLBench: Benchmarking and Fine-Tuning Large Language Models for VHDL-Based Chip Design
• Title（参考訳）: VHDLBench:VHDLベースのチップ設計のためのベンチマークと微調整大型言語モデル
• Abstract要約: 本稿では,現在の電子設計自動化におけるギャップに対処する,AIによるディジタル回路設計に関する研究について述べる。 この研究は、オープンソースのリポジトリと変換されたVerilogデザインから18,500以上のサンプルのVHDLデータセットを導入している。 その結果、微調整されたモデルでは、一般的な設計タスクにおいて最大92%の構文正しさと73%の機能的正確性が得られることがわかった。
• 参考スコア（独自算出の注目度）: 0.6392288734405476
• License: http://creativecommons.org/licenses/by-nc-sa/4.0/
• Abstract: The rapid evolution of digital circuit complexity demands innovative approaches to hardware design automation. While Large Language Models (LLMs) have influenced software development, their application to Hardware Description Language (HDL) generation remains largely unexplored, particularly for VHDL. This paper presents a comprehensive study for AI-assisted digital circuit design, addressing gaps in current Electronic Design Automation workflows. The work introduces a VHDL dataset of 18,500+ syntax-verified examples from open-source repositories and converted Verilog designs. Five 7B-parameter LLMs were fine-tuned using parameter-efficient QLoRA technique, enabling deployment in resource-constrained environments. To evaluate model efficacy, a rigorous three-level pipeline was established: (1) syntax and synthesis validation, (2) functional simulation with testbenches, and (3) FPGA prototyping on Zynq SoCs. Results show fine-tuned models achieve up to 92% syntax correctness and 73% functional accuracy on common design tasks, with DeepSeek-Coder demonstrating the highest performance gains. Generated designs were successfully deployed on real hardware, confirming not only syntactic but operational viability. This work demonstrates that LLMs, when tailored with domain-specific data and lightweight fine-tuning can contribute meaningfully to the future of generative EDA workflows.
• Abstract（参考訳）: デジタル回路の複雑さの急速な進化は、ハードウェア設計の自動化に対する革新的なアプローチを必要とする。 大規模言語モデル (LLM) はソフトウェア開発に影響を与えているが、ハードウェア記述言語 (HDL) 生成への応用は、特に VHDL では未検討である。 本稿では、現在のElectronic Design Automationワークフローにおけるギャップに対処するAI支援デジタル回路設計の総合的研究について述べる。 この研究は、オープンソースのリポジトリと変換されたVerilogデザインから18,500以上の構文検証されたサンプルのVHDLデータセットを紹介している。 5つの 7B パラメータ LLM をパラメータ効率のよい QLoRA 技術を用いて微調整し,資源制約環境への展開を可能にした。 モデルの有効性を評価するため,(1)構文と合成検証,(2)テストベンチを用いた関数シミュレーション,(3)Zynq SoC上でのFPGAプロトタイピングという厳密な3段階パイプラインを構築した。 結果は、DeepSeek-Coderが最高のパフォーマンス向上を示した結果、構文の正確さが最大92%、一般的な設計タスクが73%に達していることを示している。 生成した設計は実際のハードウェア上での展開に成功し、構文だけでなく操作性も確認された。 この研究は、LLMがドメイン固有のデータと軽量な微調整に合わせると、生成EDAワークフローの将来に有意義に寄与することを示した。

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