Fugu-MT 論文翻訳(概要): A Resource-Efficient and Precision-Scalable FPGA Accelerator for Spiking Neural Networks Using Minifloat Arithmetic

論文の概要: A Resource-Efficient and Precision-Scalable FPGA Accelerator for Spiking Neural Networks Using Minifloat Arithmetic

arxiv url: http://arxiv.org/abs/2610.32052v1
Date: Fri, 23 Oct 2026 01:45:36 GMT
ステータス: 翻訳完了
システム内更新日: 2026-10-27 01:38:06.320745
Title: A Resource-Efficient and Precision-Scalable FPGA Accelerator for Spiking Neural Networks Using Minifloat Arithmetic
Title（参考訳）: Minifloat Arithmetic を用いたニューラルネットワークスパイキングのための資源効率・高精度FPGA加速器
Abstract要約: スパイキングニューラルネットワーク(SNN)は、イベント駆動エッジインテリジェンスに適している。本稿では,パラメータ化ミニフロート算術に基づく高精度で資源効率のよいSNNハードウェアアクセラレーターアーキテクチャを提案する。
参考スコア（独自算出の注目度）: 0.0
License: http://creativecommons.org/licenses/by-nc-nd/4.0/
Abstract: Spiking neural networks (SNNs) are well suited to event-driven edge intelligence, but the arithmetic complexity, memory footprint, and power consumption associated with conventional floating-point implementations can limit their deployment on resource-constrained hardware. This paper presents a precision-scalable and resource-efficient SNN hardware accelerator architecture based on parameterized minifloat arithmetic. The proposed architecture implements recurrent leaky integrate-and-fire (LIF) neurons and leaky-integrator (LI) readout neurons using a unified minifloat datapath whose word length and mantissa width can be configured at synthesis time. A valid-driven arithmetic subsystem employs pipelined minifloat multiplication and addition, while time-multiplexed processing enables arithmetic resources to be shared across synaptic accumulation, neuron-state updates, recurrent connections, and output processing. This organization reduces replicated arithmetic hardware and provides a scalable design approach for different SNN sizes and precision requirements. The architecture supports E8M23, E5M10, E5M6, and E4M3 formats within the same RTL framework, allowing precision, memory capacity, timing, and power to be traded without modifying the underlying neuron architecture. FPGA implementation results demonstrate that reducing minifloat precision substantially decreases arithmetic-resource utilization and estimated dynamic power, while also reducing the theoretical storage requirement of synaptic parameters. A recurrent event-based classification network is used as a hardware validation case, demonstrating that substantial precision reduction can be achieved while retaining competitive inference accuracy. The results establish parameterized minifloat computation as an effective basis for scalable, low-resource, and energy-efficient FPGA SNN accelerators.
Abstract（参考訳）: スパイキングニューラルネットワーク(SNN)は、イベント駆動エッジインテリジェンスに適しているが、従来の浮動小数点実装に関連する演算複雑性、メモリフットプリント、消費電力は、リソース制約のあるハードウェアへのデプロイメントを制限することができる。本稿では,パラメータ化ミニフロート算術に基づく高精度で資源効率のよいSNNハードウェアアクセラレーターアーキテクチャを提案する。提案アーキテクチャでは,単語長とマニサス幅を合成時に設定可能なミニフロートデータパスを用いて,リアクタリカレント・リーク・インテリジェンス・アンド・ファイア(LIF)ニューロンとリーク・インテグレータ(LI)リードアウトニューロンを実装した。有効駆動型算術サブシステムはパイプライン化されたミニフロート乗算と加算を採用し、一方、時間多重処理は、シナプス蓄積、ニューロン状態の更新、繰り返し接続、出力処理で演算資源を共有できるようにする。この組織は、複製された演算ハードウェアを削減し、異なるSNNサイズと精度要求に対してスケーラブルな設計アプローチを提供する。アーキテクチャは同じRTLフレームワーク内でE8M23、E5M10、E5M6、E4M3フォーマットをサポートし、基礎となるニューロンアーキテクチャを変更することなく精度、メモリ容量、タイミング、電力を交換できる。 FPGA実装の結果,ミニフロート精度の低下は算術・資源利用率と推定動力を著しく低下させるとともに,シナプスパラメータの理論的記憶要求を低減させることを示した。繰り返しイベントベースの分類ネットワークをハードウェア検証ケースとして使用し、競合推論精度を維持しつつ、実質的な精度の低減を実現する。その結果、スケーラブルで低リソースでエネルギー効率のFPGA SNNアクセラレーターの効果的な基盤としてパラメータ化ミニフロート計算が確立された。

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