論文の概要: Hierarchical decoding to reduce hardware requirements for quantum computing

• arxiv url: http://arxiv.org/abs/2001.11427v1
• Date: Thu, 30 Jan 2020 16:09:51 GMT
• ステータス: 処理完了
• システム内更新日: 2023-06-05 04:43:04.322710
• Title: Hierarchical decoding to reduce hardware requirements for quantum computing
• Title（参考訳）: 量子コンピューティングのハードウェア要件を削減する階層型デコーディング
• Authors: Nicolas Delfosse
• Abstract要約: 本稿では,安価なハードディシジョンデコーダを用いた表面符号に基づくフォールトトレラント量子コンピューティングアーキテクチャを提案する。 遅延復号器により、1500倍の帯域幅と復号化ハードウェアが得られる。 シミュレーションでは、Union-Findデコーダの10倍のスピードアップと、Minimum Weight Perfect Matching Decoderの50倍のスピードアップを示す。
• 参考スコア（独自算出の注目度）: 0.0
• License: http://arxiv.org/licenses/nonexclusive-distrib/1.0/
• Abstract: Extensive quantum error correction is necessary in order to scale quantum hardware to the regime of practical applications. As a result, a significant amount of decoding hardware is necessary to process the colossal amount of data required to constantly detect and correct errors occurring over the millions of physical qubits driving the computation. The implementation of a recent highly optimized version of Shor's algorithm to factor a 2,048-bits integer would require more 7 TBit/s of bandwidth for the sole purpose of quantum error correction and up to 20,000 decoding units. To reduce the decoding hardware requirements, we propose a fault-tolerant quantum computing architecture based on surface codes with a cheap hard-decision decoder, the lazy decoder, combined with a sophisticated decoding unit that takes care of complex error configurations. Our design drops the decoding hardware requirements by several orders of magnitude assuming that good enough qubits are provided. Given qubits and quantum gates with a physical error rate $p=10^{-4}$, the lazy decoder drops both the bandwidth requirements and the number of decoding units by a factor 50x. Provided very good qubits with error rate $p=10^{-5}$, we obtain a 1,500x reduction in bandwidth and decoding hardware thanks to the lazy decoder. Finally, the lazy decoder can be used as a decoder accelerator. Our simulations show a 10x speed-up of the Union-Find decoder and a 50x speed-up of the Minimum Weight Perfect Matching decoder.
• Abstract（参考訳）: 量子ハードウェアを実用的な応用体制にスケールするために、広範囲の量子誤差補正が必要である。 結果として、計算を駆動する数百万の物理キュービットにわたって発生する誤りを常に検出し、訂正するために必要とされる膨大なデータの処理には、かなりの量の復号ハードウェアが必要となる。 2,048ビットの整数を計算するために最近高度に最適化されたshorのアルゴリズムの実装では、量子誤り訂正と20,000個の復号化ユニットのみのために、帯域幅を7 tbit/s以上必要としていた。 ハードウェアのデコーディングを減少させるため、より安価なハードデシジョンデコーダであるlazy decoderと、複雑なエラー設定を処理する洗練されたデコードユニットを備えた、表面符号に基づくフォールトトレラント量子コンピューティングアーキテクチャを提案する。 我々の設計では、十分な量子ビットが提供されると仮定して、ハードウェアのデコード要件を桁違いに小さくする。 量子ビットと量子ゲートに物理エラーレート$p=10^{-4}$が与えられると、遅延復号器は帯域幅要求と復号ユニット数の両方を50倍減少させる。 誤差率$p=10^{-5}$の非常に良い量子ビットが与えられ、遅延デコーダにより1500倍の帯域幅とデコードハードウェアが得られる。 最後に、遅延デコーダはデコーダアクセラレータとして使用することができる。 シミュレーションでは、ユニオンフィンドデコーダの10倍のスピードアップと最小重量の完全マッチングデコーダの50倍のスピードアップを示す。

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