論文の概要: CNN2Gate: Toward Designing a General Framework for Implementation of
Convolutional Neural Networks on FPGA
- arxiv url: http://arxiv.org/abs/2004.04641v2
- Date: Fri, 10 Apr 2020 00:59:40 GMT
- ステータス: 処理完了
- システム内更新日: 2022-12-16 06:27:45.495531
- Title: CNN2Gate: Toward Designing a General Framework for Implementation of
Convolutional Neural Networks on FPGA
- Title（参考訳）: CNN2Gate:FPGA上での畳み込みニューラルネットワーク実装のための汎用フレームワーク設計に向けて
- Authors: Alireza Ghaffari, Yvon Savaria
- Abstract要約: 本稿では,FPGAターゲットに対するCNNモデルのコンパイルを支援する統合フレームワークを提案する。
CNN2Gateは商用ベンダーが提供するFPGAのOpenCL合成ワークフローを利用する。
本稿では,Intel FPGAプラットフォーム上でのAlexNetとVGG-16の自動合成と設計空間探索の結果について報告する。
- 参考スコア（独自算出の注目度）: 0.3655021726150368
- License: http://arxiv.org/licenses/nonexclusive-distrib/1.0/
- Abstract: Convolutional Neural Networks (CNNs) have a major impact on our society
because of the numerous services they provide. On the other hand, they require
considerable computing power. To satisfy these requirements, it is possible to
use graphic processing units (GPUs). However, high power consumption and
limited external IOs constrain their usability and suitability in industrial
and mission-critical scenarios. Recently, the number of researches that utilize
FPGAs to implement CNNs are increasing rapidly. This is due to the lower power
consumption and easy reconfigurability offered by these platforms. Because of
the research efforts put into topics such as architecture, synthesis and
optimization, some new challenges are arising to integrate such hardware
solutions to high-level machine learning software libraries. This paper
introduces an integrated framework (CNN2Gate) that supports compilation of a
CNN model for an FPGA target. CNN2Gate exploits the OpenCL synthesis workflow
for FPGAs offered by commercial vendors. CNN2Gate is capable of parsing CNN
models from several popular high-level machine learning libraries such as
Keras, Pytorch, Caffe2 etc. CNN2Gate extracts computation flow of layers, in
addition to weights and biases and applies a "given" fixed-point quantization.
Furthermore, it writes this information in the proper format for OpenCL
synthesis tools that are then used to build and run the project on FPGA.
CNN2Gate performs design-space exploration using a reinforcement learning agent
and fits the design on different FPGAs with limited logic resources
automatically. This paper reports results of automatic synthesis and
design-space exploration of AlexNet and VGG-16 on various Intel FPGA platforms.
CNN2Gate achieves a latency of 205 ms for VGG-16 and 18 ms for AlexNet on the
FPGA.
- Abstract（参考訳）: 畳み込みニューラルネットワーク(CNN)は、それらが提供する多数のサービスによって、私たちの社会に大きな影響を与えます。
一方、それらはかなりの計算能力を必要とする。
これらの要件を満たすため、グラフィック処理ユニット(GPU)を使用することができる。
しかし、高消費電力と限られた外部IOは、産業およびミッションクリティカルなシナリオにおけるユーザビリティと適合性を制限している。
近年,FPGAを用いてCNNを実装する研究が急速に増えている。
これは、これらのプラットフォームが提供する電力消費の低減と簡単に再設定できるためである。
アーキテクチャ、合成、最適化といったトピックの研究により、このようなハードウェアソリューションを高レベルの機械学習ソフトウェアライブラリに統合する新たな課題が生まれている。
本稿ではFPGAターゲットに対するCNNモデルのコンパイルをサポートする統合フレームワーク(CNN2Gate)を提案する。
CNN2Gateは商用ベンダーが提供するFPGAのOpenCL合成ワークフローを利用する。
CNN2Gateは、Keras、Pytorch、Caffe2といった人気の高い機械学習ライブラリからCNNモデルを解析することができる。
CNN2Gateは重みとバイアスに加えて層の計算フローを抽出し、"given"固定点量子化を適用する。
さらに、この情報はOpenCL合成ツールの適切なフォーマットで記述され、FPGA上でプロジェクトを構築し実行するために使用される。
CNN2Gateは強化学習エージェントを用いて設計空間の探索を行い、論理資源に制限のある異なるFPGAに自動的に適合する。
本稿では,Intel FPGAプラットフォーム上でのAlexNetとVGG-16の自動合成と設計空間探索の結果について報告する。
CNN2Gateは、VGG-16で205ms、FPGAでAlexNetで18msのレイテンシを実現する。
関連論文リスト
- Quasar-ViT: Hardware-Oriented Quantization-Aware Architecture Search for Vision Transformers [56.37495946212932]
視覚変換器(ViT)は、畳み込みニューラルネットワーク(CNN)と比較して、コンピュータビジョンタスクにおいて優れた精度を示す。
ハードウェア指向の量子化対応アーキテクチャ検索フレームワークであるQuasar-ViTを提案する。
論文 参考訳（メタデータ） (2024-07-25T16:35:46Z) - End-to-end codesign of Hessian-aware quantized neural networks for FPGAs
and ASICs [49.358119307844035]
我々は、共設計ニューラルネットワーク(NN)のトレーニングと実装のためのエンドツーエンドワークフローを開発する。
これにより、ハードウェアにおける効率的なNN実装が、非専門家に、単一のオープンソースワークフローでアクセスできるようになる。
大型ハドロン衝突型加速器(LHC)の40MHz衝突速度で動作しなければならないトリガー決定を含む粒子物理学アプリケーションにおけるワークフローを実演する。
シミュレーションLHC陽子-陽子衝突における高速粒子ジェット用混合精度NNを実装した。
論文 参考訳（メタデータ） (2023-04-13T18:00:01Z) - HARFLOW3D: A Latency-Oriented 3D-CNN Accelerator Toolflow for HAR on
FPGA Devices [71.45672882756001]
本研究では,3次元畳み込みニューラルネットワークをFPGAにマッピングするための,新しいストリーミングアーキテクチャベースのツールフローを提案する。
HARFLOW3Dツールフローは、ONNXフォーマットで3D CNNを入力し、FPGAの特性を記述する。
ツールフローが幅広いモデルやデバイスをサポートする能力は、様々な3D CNNとFPGAシステムペアに関する数多くの実験を通して示される。
論文 参考訳（メタデータ） (2023-03-30T08:25:27Z) - Optimization of FPGA-based CNN Accelerators Using Metaheuristics [1.854931308524932]
畳み込みニューラルネットワーク(CNN)は、多くの分野における問題解決能力を実証している。
FPGAはCNN推論を加速する関心が高まっている。
FPGAベースのCNNアクセラレータの現在のトレンドは、複数の畳み込み層プロセッサ(CLP)を実装することである。
論文 参考訳（メタデータ） (2022-09-22T18:57:49Z) - FFCNN: Fast FPGA based Acceleration for Convolution neural network
inference [0.0]
畳み込みニューラルネットワーク(FFCNN)のためのFPGAの高速推論について述べる。
FFCNNは、深くパイプライン化されたOpenCLカーネルアーキテクチャに基づいている。
データ再利用とタスクマッピング技術も設計効率を向上させるために提案されている。
論文 参考訳（メタデータ） (2022-08-28T16:55:25Z) - An FPGA-based Solution for Convolution Operation Acceleration [0.0]
本稿では,畳み込み動作を高速化するFPGAアーキテクチャを提案する。
プロジェクトの目的は、一度に畳み込み層を処理できるFPGA IPコアを作成することである。
論文 参考訳（メタデータ） (2022-06-09T14:12:30Z) - FPGA-optimized Hardware acceleration for Spiking Neural Networks [69.49429223251178]
本研究は,画像認識タスクに適用したオフライントレーニングによるSNN用ハードウェアアクセラレータの開発について述べる。
この設計はXilinx Artix-7 FPGAをターゲットにしており、利用可能なハードウェアリソースの40%を合計で使用している。
分類時間を3桁に短縮し、ソフトウェアと比較すると精度にわずか4.5%の影響を与えている。
論文 参考訳（メタデータ） (2022-01-18T13:59:22Z) - Quantized Neural Networks via {-1, +1} Encoding Decomposition and
Acceleration [83.84684675841167]
本稿では,量子化されたニューラルネットワーク(QNN)をマルチブランチバイナリネットワークに分解するために,-1,+1を用いた新しい符号化方式を提案する。
本稿では,大規模画像分類,オブジェクト検出,セマンティックセグメンテーションにおける提案手法の有効性を検証する。
論文 参考訳（メタデータ） (2021-06-18T03:11:15Z) - AdderNet and its Minimalist Hardware Design for Energy-Efficient
Artificial Intelligence [111.09105910265154]
アドラー畳み込みニューラルネットワーク(AdderNet)を用いた新しいミニマリストハードウェアアーキテクチャを提案する。
AdderNet全体の16%の高速化を実現している。
我々は、AdderNetが他の競争相手を追い越せると結論付けている。
論文 参考訳（メタデータ） (2021-01-25T11:31:52Z) - Systolic-CNN: An OpenCL-defined Scalable Run-time-flexible FPGA
Accelerator Architecture for Accelerating Convolutional Neural Network
Inference in Cloud/Edge Computing [8.826181951806928]
Systolic-CNNはOpenCLで定義されたスケーラブルでランタイムフレキシブルなFPGAアクセラレータアーキテクチャである。
Systolic-CNNは、マルチテナントクラウド/エッジコンピューティングにおける様々な畳み込みニューラルネットワーク(CNN)の推論を高速化するために最適化されている。
論文 参考訳（メタデータ） (2020-12-06T03:53:11Z) - ZynqNet: An FPGA-Accelerated Embedded Convolutional Neural Network [0.0]
この論文はFPGAベースのCNNアクセラレーションの可能性を探るものである。
Zynq System-on-Chip上でのCNN実装の完全機能を示す。
論文 参考訳（メタデータ） (2020-05-14T11:54:04Z)
関連論文リストは本サイト内にある論文のタイトル・アブストラクトから自動的に作成しています。
指定された論文の情報です。
本サイトの運営者は本サイト（すべての情報・翻訳含む）の品質を保証せず、本サイト（すべての情報・翻訳含む）を使用して発生したあらゆる結果について一切の責任を負いません。