Fugu-MT 論文翻訳(概要): Systolic-CNN: An OpenCL-defined Scalable Run-time-flexible FPGA Accelerator Architecture for Accelerating Convolutional Neural Network Inference in Cloud/Edge Computing

論文の概要: Systolic-CNN: An OpenCL-defined Scalable Run-time-flexible FPGA Accelerator Architecture for Accelerating Convolutional Neural Network Inference in Cloud/Edge Computing

arxiv url: http://arxiv.org/abs/2012.03177v1
Date: Sun, 6 Dec 2020 03:53:11 GMT
ステータス: 処理完了
システム内更新日: 2021-05-21 14:00:58.222302
Title: Systolic-CNN: An OpenCL-defined Scalable Run-time-flexible FPGA Accelerator Architecture for Accelerating Convolutional Neural Network Inference in Cloud/Edge Computing
Title（参考訳）: Systolic-CNN: クラウド/エッジコンピューティングにおける畳み込みニューラルネットワーク推論を高速化するOpenCL定義のスケーラブルランタイムフレキシブルFPGAアクセラレータアーキテクチャ
Authors: Akshay Dua, Yixing Li, Fengbo Ren
Abstract要約: Systolic-CNNはOpenCLで定義されたスケーラブルでランタイムフレキシブルなFPGAアクセラレータアーキテクチャである。 Systolic-CNNは、マルチテナントクラウド/エッジコンピューティングにおける様々な畳み込みニューラルネットワーク(CNN)の推論を高速化するために最適化されている。
参考スコア（独自算出の注目度）: 8.826181951806928
License: http://arxiv.org/licenses/nonexclusive-distrib/1.0/
Abstract: This paper presents Systolic-CNN, an OpenCL-defined scalable, run-time-flexible FPGA accelerator architecture, optimized for accelerating the inference of various convolutional neural networks (CNNs) in multi-tenancy cloud/edge computing. The existing OpenCL-defined FPGA accelerators for CNN inference are insufficient due to limited flexibility for supporting multiple CNN models at run time and poor scalability resulting in underutilized FPGA resources and limited computational parallelism. Systolic-CNN adopts a highly pipelined and paralleled 1-D systolic array architecture, which efficiently explores both spatial and temporal parallelism for accelerating CNN inference on FPGAs. Systolic-CNN is highly scalable and parameterized, which can be easily adapted by users to achieve up to 100% utilization of the coarse-grained computation resources (i.e., DSP blocks) for a given FPGA. Systolic-CNN is also run-time-flexible in the context of multi-tenancy cloud/edge computing, which can be time-shared to accelerate a variety of CNN models at run time without the need of recompiling the FPGA kernel hardware nor reprogramming the FPGA. The experiment results based on an Intel Arria/Stratix 10 GX FPGA Development board show that the optimized single-precision implementation of Systolic-CNN can achieve an average inference latency of 7ms/2ms, 84ms/33ms, 202ms/73ms, 1615ms/873ms, and 900ms/498ms per image for accelerating AlexNet, ResNet-50, ResNet-152, RetinaNet, and Light-weight RetinaNet, respectively. Codes are available at https://github.com/PSCLab-ASU/Systolic-CNN.
Abstract（参考訳）: 本稿では、マルチテナントクラウド/エッジコンピューティングにおける様々な畳み込みニューラルネットワーク(CNN)の推論を高速化するために最適化された、OpenCLで定義されたスケーラブルで実行時フレキシブルなFPGAアクセラレータアーキテクチャであるSystolic-CNNを提案する。既存のCNN推論用OpenCL定義FPGAアクセラレータは、実行時に複数のCNNモデルをサポートする柔軟性の制限とスケーラビリティの低さにより、未使用のFPGAリソースと計算並列性が制限されているため、不十分である。 Systolic-CNNは高パイプラインで並列化された1-D systolic配列アーキテクチャを採用しており、FPGA上のCNN推論を加速するために、空間的および時間的並列性の両方を効率的に探索する。 Systolic-CNNは高度にスケーラブルでパラメータ化されており、ユーザが最大100%の粗粒度計算資源(DSPブロック)を所定のFPGAに利用できるようにすることができる。また、Systolic-CNNはマルチテナントクラウド/エッジコンピューティングの文脈で実行時フレキシブルであり、FPGAカーネルハードウェアの再コンパイルやFPGAの再プログラミングを必要とせずに、実行時に様々なCNNモデルを高速化するためにタイムシェアすることができる。実験結果は、Intel Arria/Stratix 10 GX FPGA Development Boardに基づいて、Systolic-CNNの最適化された単一精度実装は、平均推論遅延を7ms/2ms、84ms/33ms、202ms/73ms、1615ms/873ms、900ms/498msで達成し、AlexNet、ResNet-50、ResNet-152、RetinaNet、Light-weight RetinaNetである。コードはhttps://github.com/PSCLab-ASU/Systolic-CNNで公開されている。

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