論文の概要: An FPGA-based Solution for Convolution Operation Acceleration

• arxiv url: http://arxiv.org/abs/2206.04520v1
• Date: Thu, 9 Jun 2022 14:12:30 GMT
• ステータス: 処理完了
• システム内更新日: 2022-06-10 20:28:45.297064
• Title: An FPGA-based Solution for Convolution Operation Acceleration
• Title（参考訳）: FPGAによる畳み込み操作高速化
• Authors: Trung Dinh Pham, Bao Gia Bach, Lam Trinh Luu, Minh Dinh Nguyen, Hai Duc Pham, Khoa Bui Anh, Xuan Quang Nguyen, Cuong Pham Quoc
• Abstract要約: 本稿では,畳み込み動作を高速化するFPGAアーキテクチャを提案する。 プロジェクトの目的は、一度に畳み込み層を処理できるFPGA IPコアを作成することである。
• 参考スコア（独自算出の注目度）: 0.0
• License: http://creativecommons.org/licenses/by/4.0/
• Abstract: Hardware-based acceleration is an extensive attempt to facilitate many computationally-intensive mathematics operations. This paper proposes an FPGA-based architecture to accelerate the convolution operation - a complex and expensive computing step that appears in many Convolutional Neural Network models. We target the design to the standard convolution operation, intending to launch the product as an edge-AI solution. The project's purpose is to produce an FPGA IP core that can process a convolutional layer at a time. System developers can deploy the IP core with various FPGA families by using Verilog HDL as the primary design language for the architecture. The experimental results show that our single computing core synthesized on a simple edge computing FPGA board can offer 0.224 GOPS. When the board is fully utilized, 4.48 GOPS can be achieved.
• Abstract（参考訳）: ハードウェアベースの加速度は、多くの計算集約的な数学演算を促進するための広範囲な試みである。 本稿では,多くの畳み込みニューラルネットワークモデルに現れる複雑で高価な計算ステップである畳み込み演算を高速化するFPGAアーキテクチャを提案する。 我々は、エッジAIソリューションとして製品をローンチすることを目的として、標準の畳み込み操作に設計をターゲットとします。 プロジェクトの目的は、一度に畳み込み層を処理できるFPGA IPコアを作成することである。 システム開発者は、アーキテクチャの主要な設計言語としてVerilog HDLを使用することで、様々なFPGAファミリでIPコアをデプロイすることができる。 実験結果から, 単純なエッジコンピューティングFPGA基板上に合成した単一計算コアは, 0.224 GOPSを提供できることがわかった。 ボードをフル活用すると、4.48GOPSが実現できる。

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