論文の概要: DRMap: A Generic DRAM Data Mapping Policy for Energy-Efficient Processing of Convolutional Neural Networks

• arxiv url: http://arxiv.org/abs/2004.10341v1
• Date: Tue, 21 Apr 2020 23:26:23 GMT
• ステータス: 処理完了
• システム内更新日: 2022-12-11 07:52:56.054907
• Title: DRMap: A Generic DRAM Data Mapping Policy for Energy-Efficient Processing of Convolutional Neural Networks
• Title（参考訳）: DRMap:畳み込みニューラルネットワークのエネルギー効率向上のための汎用DRAMデータマッピングポリシー
• Authors: Rachmad Vidya Wicaksana Putra, Muhammad Abdullah Hanif, Muhammad Shafique
• Abstract要約: 異なるDRAMアーキテクチャ上で異なるマッピングポリシーのレイテンシとエネルギについて検討する。 その結果, 行バッファヒット, バンクレベル, サブアレイレベルの並列化を最優先するマッピングポリシにより, エネルギー効率の高いDRAMアクセスを実現することができた。
• 参考スコア（独自算出の注目度）: 15.115813664357436
• License: http://arxiv.org/licenses/nonexclusive-distrib/1.0/
• Abstract: Many convolutional neural network (CNN) accelerators face performance- and energy-efficiency challenges which are crucial for embedded implementations, due to high DRAM access latency and energy. Recently, some DRAM architectures have been proposed to exploit subarray-level parallelism for decreasing the access latency. Towards this, we present a design space exploration methodology to study the latency and energy of different mapping policies on different DRAM architectures, and identify the pareto-optimal design choices. The results show that the energy-efficient DRAM accesses can be achieved by a mapping policy that orderly prioritizes to maximize the row buffer hits, bank- and subarray-level parallelism.
• Abstract（参考訳）: 多くの畳み込みニューラルネットワーク(CNN)アクセラレータは、DRAMアクセスレイテンシとエネルギが高いため、組み込み実装にとって重要なパフォーマンスとエネルギー効率の課題に直面している。 近年,サブアレイレベルの並列性を利用してアクセス遅延を低減するDRAMアーキテクチャが提案されている。 本研究では,異なるdramアーキテクチャにおける異なるマッピングポリシーのレイテンシとエネルギーを調査し,パレート最適設計を選択するための設計空間探索手法を提案する。 その結果, 行バッファヒット, バンクレベル, サブアレイレベルの並列化を最優先するマッピングポリシにより, エネルギー効率の高いDRAMアクセスを実現することができた。

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