論文の概要: FPGA-Based Hardware Accelerator of Homomorphic Encryption for Efficient Federated Learning

• arxiv url: http://arxiv.org/abs/2007.10560v1
• Date: Tue, 21 Jul 2020 01:59:58 GMT
• ステータス: 処理完了
• システム内更新日: 2022-11-08 05:50:33.166630
• Title: FPGA-Based Hardware Accelerator of Homomorphic Encryption for Efficient Federated Learning
• Title（参考訳）: FPGAによる高速フェデレート学習のための同型暗号化ハードウェア加速器
• Authors: Zhaoxiong Yang, Shuihai Hu, Kai Chen
• Abstract要約: フェデレートラーニングは、転送された中間データを保護するために、様々なプライバシー保護機構を利用する傾向がある。 正確性とセキュリティをより効率的に維持することは、連合学習の重要な問題である。 我々のフレームワークは、柔軟性とポータビリティのための高レベルな合成により、代表的なPaillier準同型暗号システムを実装している。
• 参考スコア（独自算出の注目度）: 9.733675923979108
• License: http://arxiv.org/licenses/nonexclusive-distrib/1.0/
• Abstract: With the increasing awareness of privacy protection and data fragmentation problem, federated learning has been emerging as a new paradigm of machine learning. Federated learning tends to utilize various privacy preserving mechanisms to protect the transferred intermediate data, among which homomorphic encryption strikes a balance between security and ease of utilization. However, the complicated operations and large operands impose significant overhead on federated learning. Maintaining accuracy and security more efficiently has been a key problem of federated learning. In this work, we investigate a hardware solution, and design an FPGA-based homomorphic encryption framework, aiming to accelerate the training phase in federated learning. The root complexity lies in searching for a compact architecture for the core operation of homomorphic encryption, to suit the requirement of federated learning about high encryption throughput and flexibility of configuration. Our framework implements the representative Paillier homomorphic cryptosystem with high level synthesis for flexibility and portability, with careful optimization on the modular multiplication operation in terms of processing clock cycle, resource usage and clock frequency. Our accelerator achieves a near-optimal execution clock cycle, with a better DSP-efficiency than existing designs, and reduces the encryption time by up to 71% during training process of various federated learning models.
• Abstract（参考訳）: プライバシー保護とデータの断片化問題に対する認識が高まり、機械学習の新しいパラダイムとしてフェデレーション学習が登場している。 フェデレーション学習は、転送された中間データを保護するために様々なプライバシー保護機構を利用する傾向がある。 しかし、複雑な操作と大きなオペランドは、連合学習にかなりのオーバーヘッドを課す。 精度とセキュリティをより効率的に維持することは、連合学習の重要な問題だった。 本研究では,ハードウェアソリューションについて検討し,FPGAベースの同型暗号フレームワークを設計し,フェデレート学習におけるトレーニングフェーズの高速化を目指す。 根の複雑さは、高い暗号化スループットと構成の柔軟性に関する連合学習の要件を満たすため、準同型暗号のコア操作のためのコンパクトなアーキテクチャを求めることである。 本フレームワークは,高レベル合成によるフレキシビリティとポータビリティを実現し,クロックサイクル,リソース使用量,クロック周波数を考慮し,モジュール乗算操作を慎重に最適化する。 我々の加速器は、既存の設計よりもDSP効率が良いほぼ最適実行クロックサイクルを実現し、各種フェデレート学習モデルの学習過程において、暗号化時間を最大71%削減する。

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