Fugu-MT 論文翻訳(概要): AM-DCGAN: Analog Memristive Hardware Accelerator for Deep Convolutional Generative Adversarial Networks

論文の概要: AM-DCGAN: Analog Memristive Hardware Accelerator for Deep Convolutional Generative Adversarial Networks

arxiv url: http://arxiv.org/abs/2007.12063v1
Date: Sat, 20 Jun 2020 15:37:29 GMT
ステータス: 処理完了
システム内更新日: 2022-11-18 22:45:37.163336
Title: AM-DCGAN: Analog Memristive Hardware Accelerator for Deep Convolutional Generative Adversarial Networks
Title（参考訳）: AM-DCGAN:Analog Memristive Hardware Accelerator for Deep Convolutional Generative Adversarial Networks
Authors: Olga Krestinskaya, Bhaskar Choubey, Alex Pappachen James
Abstract要約: 我々は180nm CMOS技術を用いてシミュレーションしたCMOS-memristive convolutional and deconvolutional networkに基づくDeep Convolutional GAN(DCGAN)の完全なアナログハードウェア設計を提案する。
参考スコア（独自算出の注目度）: 3.4806267677524896
License: http://arxiv.org/licenses/nonexclusive-distrib/1.0/
Abstract: Generative Adversarial Network (GAN) is a well known computationally complex algorithm requiring signficiant computational resources in software implementations including large amount of data to be trained. This makes its implementation in edge devices with conventional microprocessor hardware a slow and difficult task. In this paper, we propose to accelerate the computationally intensive GAN using memristive neural networks in analog domain. We present a fully analog hardware design of Deep Convolutional GAN (DCGAN) based on CMOS-memristive convolutional and deconvolutional networks simulated using 180nm CMOS technology.
Abstract（参考訳）: Generative Adversarial Network (GAN) は、学習すべき大量のデータを含むソフトウェア実装において、有意義な計算資源を必要とするよく知られた複雑なアルゴリズムである。これにより、エッジデバイスにおける従来のマイクロプロセッサハードウェアの実装は遅くて難しい作業となる。本稿では,アナログドメインの記憶型ニューラルネットワークを用いた計算集約型ganの高速化を提案する。我々は180nm CMOS技術を用いてシミュレーションしたCMOS-memristive convolutional and deconvolutional networkに基づくDeep Convolutional GAN(DCGAN)の完全なアナログハードウェア設計を提案する。

関連論文リスト

Logic Design of Neural Networks for High-Throughput and Low-Power Applications [4.964773661192363]
本稿では,ニューロンにおけるすべての操作,例えばMACやReLUを,対応する論理回路を備えたニューラルネットワークでフラット化し,実装することを提案する。重み値をMACユニットに埋め込んで論理を単純化することにより、MACユニットの遅延と重み移動による消費電力を低減することができる。さらに,ニューラルネットワークの論理設計の領域を削減するためのハードウェア・アウェア・トレーニング手法を提案する。
論文参考訳（メタデータ） (2023-09-19T10:45:46Z)
Solving Large-scale Spatial Problems with Convolutional Neural Networks [88.31876586547848]
大規模空間問題に対する学習効率を向上させるために移動学習を用いる。畳み込みニューラルネットワーク (CNN) は, 信号の小さな窓で訓練できるが, 性能劣化の少ない任意の大信号で評価できる。
論文参考訳（メタデータ） (2023-06-14T01:24:42Z)
Intelligence Processing Units Accelerate Neuromorphic Learning [52.952192990802345]
スパイキングニューラルネットワーク(SNN)は、エネルギー消費と遅延の観点から、桁違いに改善されている。我々は、カスタムSNN PythonパッケージsnnTorchのIPU最適化リリースを提示する。
論文参考訳（メタデータ） (2022-11-19T15:44:08Z)
MAPLE-X: Latency Prediction with Explicit Microprocessor Prior Knowledge [87.41163540910854]
ディープニューラルネットワーク(DNN)レイテンシのキャラクタリゼーションは、時間を要するプロセスである。ハードウェアデバイスの事前知識とDNNアーキテクチャのレイテンシを具体化し,MAPLEを拡張したMAPLE-Xを提案する。
論文参考訳（メタデータ） (2022-05-25T11:08:20Z)
FPGA-optimized Hardware acceleration for Spiking Neural Networks [69.49429223251178]
本研究は,画像認識タスクに適用したオフライントレーニングによるSNN用ハードウェアアクセラレータの開発について述べる。この設計はXilinx Artix-7 FPGAをターゲットにしており、利用可能なハードウェアリソースの40%を合計で使用している。分類時間を3桁に短縮し、ソフトウェアと比較すると精度にわずか4.5%の影響を与えている。
論文参考訳（メタデータ） (2022-01-18T13:59:22Z)
Prospects for Analog Circuits in Deep Networks [14.280112591737199]
機械学習のal-gorithmで一般的に使用される操作は、コンパクトアナログ回路で実装することができる。近年のディープラーニングアルゴリズムの進歩により、ハードウェア・デジタル・アクセラレーターの設計に焦点が移った。本稿では,様々な機械学習アルゴリズムを実装したアナログ設計について概説する。
論文参考訳（メタデータ） (2021-06-23T14:49:21Z)
SEMULATOR: Emulating the Dynamics of Crossbar Array-based Analog Neural System with Regression Neural Networks [1.370633147306388]
本稿では,深層ニューラルネットワークを用いてクロスバー型アナログコンピューティングシステムの動作をエミュレートする手法SEMULATORを提案する。提案したニューラルアーキテクチャを用いて,実験および理論的に,ニューラル計算のためのMACユニットをエミュレートすることを示した。
論文参考訳（メタデータ） (2021-01-19T21:08:33Z)
Overview of FPGA deep learning acceleration based on convolutional neural network [0.76146285961466]
近年、ディープラーニングはますます成熟し、ディープラーニングの一般的なアルゴリズムとして、畳み込みニューラルネットワークは様々な視覚的タスクで広く使用されています。本稿は,畳み込みの関連理論とアルゴリズムを主に紹介するレビュー記事である。畳み込みニューラルネットワークに基づく既存のFPGA技術の応用シナリオをまとめ、主にアクセラレータの応用について紹介します。
論文参考訳（メタデータ） (2020-12-23T12:44:24Z)
Fully-parallel Convolutional Neural Network Hardware [0.7829352305480285]
本稿では,ハードウェアにArticial Neural Networks(ANN)を実装するための,新しい電力・面積効率アーキテクチャを提案する。 LENET-5として完全に並列なCNNを1つのFPGAに埋め込んでテストするのが初めてである。
論文参考訳（メタデータ） (2020-06-22T17:19:09Z)
One-step regression and classification with crosspoint resistive memory arrays [62.997667081978825]
高速で低エネルギーのコンピュータは、エッジでリアルタイム人工知能を実現するために要求されている。ワンステップ学習は、ボストンの住宅のコスト予測と、MNIST桁認識のための2層ニューラルネットワークのトレーニングによって支援される。結果は、クロスポイントアレイ内の物理計算、並列計算、アナログ計算のおかげで、1つの計算ステップで得られる。
論文参考訳（メタデータ） (2020-05-05T08:00:07Z)
Spiking Neural Networks Hardware Implementations and Challenges: a Survey [53.429871539789445]
スパイキングニューラルネットワークは、ニューロンとシナプスの操作原理を模倣する認知アルゴリズムである。スパイキングニューラルネットワークのハードウェア実装の現状について述べる。本稿では,これらのイベント駆動アルゴリズムの特性をハードウェアレベルで活用するための戦略について論じる。
論文参考訳（メタデータ） (2020-05-04T13:24:00Z)

関連論文リストは本サイト内にある論文のタイトル・アブストラクトから自動的に作成しています。