論文の概要: Low-Latency Asynchronous Logic Design for Inference at the Edge

• arxiv url: http://arxiv.org/abs/2012.03402v1
• Date: Mon, 7 Dec 2020 00:40:52 GMT
• ステータス: 処理完了
• システム内更新日: 2021-05-16 20:46:13.353726
• Title: Low-Latency Asynchronous Logic Design for Inference at the Edge
• Title（参考訳）: エッジにおける推論のための低遅延非同期論理設計
• Authors: Adrian Wheeldon, Alex Yakovlev, Rishad Shafik, Jordan Morris
• Abstract要約: 本稿では,自己時間型早期伝播型非同期推論回路の面積と電力オーバーヘッドの低減手法を提案する。 タイミングに対する自然なレジリエンスと論理的な基盤のため、回路は環境や供給電圧の変動に耐性がある。 提案回路の平均レイテンシは同期実装と比較して10倍低減される。
• 参考スコア（独自算出の注目度）: 0.9831489366502301
• License: http://arxiv.org/licenses/nonexclusive-distrib/1.0/
• Abstract: Modern internet of things (IoT) devices leverage machine learning inference using sensed data on-device rather than offloading them to the cloud. Commonly known as inference at-the-edge, this gives many benefits to the users, including personalization and security. However, such applications demand high energy efficiency and robustness. In this paper we propose a method for reduced area and power overhead of self-timed early-propagative asynchronous inference circuits, designed using the principles of learning automata. Due to natural resilience to timing as well as logic underpinning, the circuits are tolerant to variations in environment and supply voltage whilst enabling the lowest possible latency. Our method is exemplified through an inference datapath for a low power machine learning application. The circuit builds on the Tsetlin machine algorithm further enhancing its energy efficiency. Average latency of the proposed circuit is reduced by 10x compared with the synchronous implementation whilst maintaining similar area. Robustness of the proposed circuit is proven through post-synthesis simulation with 0.25 V to 1.2 V supply. Functional correctness is maintained and latency scales with gate delay as voltage is decreased.
• Abstract（参考訳）: 現代のモノのインターネット(IoT)デバイスは、クラウドにオフロードするのではなく、デバイス上の知覚されたデータを使用して機械学習の推論を利用する。 一般的にInference at theedgeとして知られており、パーソナライゼーションやセキュリティなど、多くのメリットをユーザに提供する。 しかし、そのような応用は高いエネルギー効率と堅牢性を必要とする。 本稿では,オートマトン学習の原則を用いて設計した自己時間型早期伝播型非同期推論回路の面積と電力オーバーヘッドを低減する手法を提案する。 タイミングに対する自然な回復力と論理基盤により、回路は環境や供給電圧の変動に耐性があり、最小のレイテンシが可能となる。 提案手法は低消費電力機械学習アプリケーションのための推論データパスを用いて実演する。 この回路は、Tsetlinマシンアルゴリズムに基づいて、そのエネルギー効率をさらに高める。 提案回路の平均レイテンシは、類似領域を維持しながら同期実装と比較して10倍低減される。 提案回路のロバスト性は、0.25Vから1.2Vの合成後シミュレーションによって証明される。 機能的補正は維持され、電圧が低下するにつれてゲート遅延を伴うレイテンシがスケールする。

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