論文の概要: Gate reflectometry in dense quantum dot arrays

• arxiv url: http://arxiv.org/abs/2012.04791v2
• Date: Mon, 5 Jun 2023 10:11:37 GMT
• ステータス: 処理完了
• システム内更新日: 2023-06-07 06:11:38.129178
• Title: Gate reflectometry in dense quantum dot arrays
• Title（参考訳）: 密度量子ドットアレイにおけるゲート反射率
• Authors: Fabio Ansaloni, Heorhii Bohuslavskyi, Federico Fedele, Torbj{\o}rn Rasmussen, Bertram Brovang, Fabrizio Berritta, Amber Heskes, Jing Li, Louis Hutin, Benjamin Venitucci, Benoit Bertrand, Maud Vinet, Yann-Michel Niquet, Anasua Chatterjee, Ferdinand Kuemmeth
• Abstract要約: 我々は300mmウェーハファクトリーで作製した高密度な2$times$2のシリコン量子ドットに対して,ゲート電圧パルスとゲート電圧反射率の測定を行った。 我々の技術は、数ドットのスピン量子ビットデバイスを大規模量子プロセッサにスケーリングする際に役立つかもしれない。
• 参考スコア（独自算出の注目度）: 18.131612654397884
• License: http://arxiv.org/licenses/nonexclusive-distrib/1.0/
• Abstract: Silicon quantum devices are maturing from academic single- and two-qubit devices to industrially-fabricated dense quantum-dot (QD) arrays, increasing operational complexity and the need for better pulsed-gate and readout techniques. We perform gate-voltage pulsing and gate-based reflectometry measurements on a dense 2$\times$2 array of silicon quantum dots fabricated in a 300-mm-wafer foundry. Utilizing the strong capacitive couplings within the array, it is sufficient to monitor only one gate electrode via high-frequency reflectometry to establish single-electron occupation in each of the four dots and to detect single-electron movements with high bandwidth. A global top-gate electrode adjusts the overall tunneling times, while linear combinations of side-gate voltages yield detailed charge stability diagrams. To test for spin physics and Pauli spin blockade at finite magnetic fields, we implement symmetric gate-voltage pulses that directly reveal bidirectional interdot charge relaxation as a function of the detuning between two dots. Charge sensing within the array can be established without the involvement of adjacent electron reservoirs, important for scaling such split-gate devices towards longer 2$\times$N arrays. Our techniques may find use in the scaling of few-dot spin-qubit devices to large-scale quantum processors.
• Abstract（参考訳）: シリコン量子デバイスは、学術的な単一および2量子ビットデバイスから工業的にファブリックされた高密度量子ドット(QD)アレイへと成熟し、運用上の複雑さが増し、パルスゲートとリードアウト技術の改善が求められている。 我々は300mmウェーハファクトリーで作製した高密度2$\times$2のシリコン量子ドットに対して,ゲート電圧パルスとゲート電圧反射率の測定を行った。 アレイ内の強い静電容量結合を利用すると、高周波反射計で1つのゲート電極のみを監視し、4つのドットのそれぞれに単一電子占有を確立し、高帯域幅で単一電子移動を検出することができる。 グローバルトップゲート電極は全体のトンネル時間を調整し、サイドゲート電圧の線形結合は詳細な電荷安定性図を生成する。 スピン物理学とパウリスピン遮断を有限磁場でテストするために、対称ゲート電圧パルスを実装し、2つのドット間のデチューン関数として双方向の電荷緩和を直接明らかにする。 このような分割ゲートデバイスを2$\times$N配列にスケーリングするために重要な、隣接する電子貯水池を介さずにアレイ内の電荷感知を確立することができる。 我々の技術は、スピン量子ビットデバイスの大規模量子プロセッサへのスケールアップに応用できるかもしれない。

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