論文の概要: Feature Engineering for Scalable Application-Level Post-Silicon Debugging

• arxiv url: http://arxiv.org/abs/2102.04554v1
• Date: Mon, 8 Feb 2021 22:11:59 GMT
• ステータス: 処理完了
• システム内更新日: 2021-02-10 14:52:05.394092
• Title: Feature Engineering for Scalable Application-Level Post-Silicon Debugging
• Title（参考訳）: スケーラブルなアプリケーションレベルのポストシリコンデバッグの機能エンジニアリング
• Authors: Debjit Pal, Shobha Vasudevan
• Abstract要約: シリコン後のシステム・オン・チップ(SoCs)検証における可観測性向上と根本原因診断の両方法を提案する。 メッセージ選択のための典型的なアプリケーションにおける対話フローの仕様をモデル化する。 我々は、診断問題を、バグのトレースを外れ値として、バグのないトレースを異常値/正常値として識別するものとして定義する。
• 参考スコア（独自算出の注目度）: 0.456877715768796
• License: http://arxiv.org/licenses/nonexclusive-distrib/1.0/
• Abstract: We present systematic and efficient solutions for both observability enhancement and root-cause diagnosis of post-silicon System-on-Chips (SoCs) validation with diverse usage scenarios. We model specification of interacting flows in typical applications for message selection. Our method for message selection optimizes flow specification coverage and trace buffer utilization. We define the diagnosis problem as identifying buggy traces as outliers and bug-free traces as inliers/normal behaviors, for which we use unsupervised learning algorithms for outlier detection. Instead of direct application of machine learning algorithms over trace data using the signals as raw features, we use feature engineering to transform raw features into more sophisticated features using domain specific operations. The engineered features are highly relevant to the diagnosis task and are generic to be applied across any hardware designs. We present debugging and root cause analysis of subtle post-silicon bugs in industry-scale OpenSPARC T2 SoC. We achieve a trace buffer utilization of 98.96\% with a flow specification coverage of 94.3\% (average). Our diagnosis method was able to diagnose up to 66.7\% more bugs and took up to 847$\times$ less diagnosis time as compared to the manual debugging with a diagnosis precision of 0.769.
• Abstract（参考訳）: システムオンチップ(SoC)検証の可観測性向上とルート因果診断のための体系的かつ効率的なソリューションを多様な利用シナリオで提案します。 メッセージ選択のための典型的なアプリケーションにおける対話フローの仕様をモデル化する。 提案手法はフロー仕様のカバレッジとトレースバッファの利用を最適化する。 診断問題を,バギートレースを異常値,バグフリートレースを異常値/正規値として同定し,教師なし学習アルゴリズムを用いて異常値検出を行う。 生の特徴として信号を用いたトレースデータに機械学習アルゴリズムを直接適用するのではなく、機能エンジニアリングを使用して、生の機能をドメイン固有の操作を使ってより高度な機能に変換する。 エンジニアリングされた機能は診断タスクに強く関連しており、あらゆるハードウェア設計に適用可能である。 産業規模のOpenSPARC T2 SoCにおける微妙なシリコン後バグのデバッグと根本原因解析について述べる。 トレーサバッファの利用率は98.96\%で,フロー仕様は94.3\% (平均) であった。 私たちの診断方法は66.7\%以上のバグを診断することができ、診断精度0.769の手動デバッグと比較して847$\times$の診断時間を短縮しました。

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