論文の概要: Multiplierless MP-Kernel Machine For Energy-efficient Edge Devices

• arxiv url: http://arxiv.org/abs/2106.01958v1
• Date: Thu, 3 Jun 2021 16:06:08 GMT
• ステータス: 処理完了
• システム内更新日: 2021-06-04 18:09:24.171901
• Title: Multiplierless MP-Kernel Machine For Energy-efficient Edge Devices
• Title（参考訳）: 省エネエッジデバイス用マルチプライアレスMPカーネルマシン
• Authors: Abhishek Ramdas Nair, Pallab Kumar Nath, Shantanu Chakrabartty, Chetan Singh Thakur
• Abstract要約: マルチプライアレスカーネルマシンを設計するための新しいフレームワークを提案する。 このフレームワークは、マージン伝播(MP)技術に基づいて、ピースワイズ線形(PWL)近似を使用する。 本研究では,FPGA(Field Programmable Gate Array)プラットフォーム向けに最適化されたハードウェアフレンドリーなMPベースの推論とオンライントレーニングアルゴリズムを提案する。
• 参考スコア（独自算出の注目度）: 6.335302509003343
• License: http://creativecommons.org/licenses/by/4.0/
• Abstract: We present a novel framework for designing multiplierless kernel machines that can be used on resource-constrained platforms like intelligent edge devices. The framework uses a piecewise linear (PWL) approximation based on a margin propagation (MP) technique and uses only addition/subtraction, shift, comparison, and register underflow/overflow operations. We propose a hardware-friendly MP-based inference and online training algorithm that has been optimized for a Field Programmable Gate Array (FPGA) platform. Our FPGA implementation eliminates the need for DSP units and reduces the number of LUTs. By reusing the same hardware for inference and training, we show that the platform can overcome classification errors and local minima artifacts that result from the MP approximation. Using the FPGA platform, we also show that the proposed multiplierless MP-kernel machine demonstrates superior performance in terms of power, performance, and area compared to other comparable implementations.
• Abstract（参考訳）: 本稿では、知的エッジデバイスのようなリソース制約のあるプラットフォームで使用できるマルチプライアレスカーネルマシンを設計するための新しいフレームワークを提案する。 このフレームワークは、マージン伝播(MP)技術に基づく断片線形(PWL)近似を使用し、追加/サブトラクション、シフト、比較、アンダーフロー/オーバーフロー操作のレジスタのみを使用する。 fpga(field programmable gate array)プラットフォームに最適化した,ハードウェアフレンドリなmpベース推論とオンライントレーニングアルゴリズムを提案する。 我々のFPGA実装は、DSPユニットの必要性を排除し、LUTの数を削減します。 推論とトレーニングのために同じハードウェアを再利用することにより,MP近似による分類誤差や局所的なミニマアーティファクトを克服できることを示す。 またFPGAプラットフォームを用いて,提案したマルチプライアレスMPカーネルマシンは,他の実装と比較して性能,性能,面積の面で優れていることを示す。

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