論文の概要: Brain-inspired Cognition in Next Generation Racetrack Memories

• arxiv url: http://arxiv.org/abs/2111.02246v1
• Date: Wed, 3 Nov 2021 14:21:39 GMT
• ステータス: 処理完了
• システム内更新日: 2021-11-04 16:18:42.169868
• Title: Brain-inspired Cognition in Next Generation Racetrack Memories
• Title（参考訳）: 次世代競馬場記憶における脳誘発認知
• Authors: Asif Ali Khan, Sebastien Ollivier, Stephen Longofono, Gerald Hempel, Jeronimo Castrillon and Alex K. Jones
• Abstract要約: 超次元コンピューティング(Hyperdimensional Computing、HDC)は、認知をエミュレートするために数千次元のベクトルで動く脳にインスパイアされた新しい計算フレームワークである。 本稿では,レーストラックメモリ(RTM)をベースとして,メモリ内のHDCフレームワーク全体の実行と高速化を行うアーキテクチャを提案する。 提案手法では、最小限のCMOS回路が必要であり、Transverse Read (TR) と呼ばれるRTM内の複数の領域にまたがる読み出し演算を用いて排他的または追加操作を実現する。
• 参考スコア（独自算出の注目度）: 0.6850683267295249
• License: http://creativecommons.org/licenses/by/4.0/
• Abstract: Hyperdimensional computing (HDC) is an emerging computational framework inspired by the brain that operates on vectors with thousands of dimensions to emulate cognition. Unlike conventional computational frameworks that operate on numbers, HDC, like the brain, uses high dimensional random vectors and is capable of one-shot learning. HDC is based on a well-defined set of arithmetic operations and is highly error-resilient. The core operations of HDC manipulate HD vectors in bulk bit-wise fashion, offering many opportunities to leverage parallelism. Unfortunately, on conventional Von-Neuman architectures, the continuous movement of HD vectors among the processor and the memory can make the cognition task prohibitively slow and energy-intensive. Hardware accelerators only marginally improve related metrics. On the contrary, only partial implementation of an HDC framework inside memory, using emerging memristive devices, has reported considerable performance/energy gains. This paper presents an architecture based on racetrack memory (RTM) to conduct and accelerate the entire HDC framework within the memory. The proposed solution requires minimal additional CMOS circuitry and uses a read operation across multiple domains in RTMs called transverse read (TR) to realize exclusive-or (XOR) and addition operations. To minimize the overhead the CMOS circuitry, we propose an RTM nanowires-based counting mechanism that leverages the TR operation and the standard RTM operations. Using language recognition as the use case demonstrates 7.8x and 5.3x reduction in the overall runtime and energy consumption compared to the FPGA design, respectively. Compared to the state-of-the-art in-memory implementation, the proposed HDC system reduces the energy consumption by 8.6x.
• Abstract（参考訳）: hyperdimensional computing (hdc) は、認知をエミュレートするために数千次元のベクトルを操作する脳に触発された新しい計算フレームワークである。 数を扱う従来の計算フレームワークとは異なり、hdcは脳と同様に高次元ランダムベクトルを使用し、ワンショット学習が可能である。 HDCは、よく定義された演算セットに基づいており、非常にエラー耐性がある。 HDCのコア操作はHDベクトルをビット単位で操作し、並列性を活用する多くの機会を提供する。 残念なことに、Von-Neumanアーキテクチャでは、プロセッサとメモリ間のHDベクトルの連続的な移動は、認識タスクを極めて遅くエネルギー集約的にすることができる。 ハードウェアアクセラレーターは、関連するメトリクスをわずかに改善するだけだ。 それとは対照的に、メモリ内のhdcフレームワークの一部実装のみが、新たなmemristiveデバイスを使用して、かなりのパフォーマンス/エネルギ向上を報告している。 本稿では,レーストラックメモリ(RTM)をベースとして,メモリ内のHDCフレームワーク全体の実行と高速化を行うアーキテクチャを提案する。 提案手法では、最小限のCMOS回路が必要であり、Transverse Read (TR) と呼ばれるRTM内の複数の領域にまたがる読み出し演算を用いて排他的または追加操作を実現する。 CMOS回路のオーバーヘッドを最小限に抑えるため,TR演算と標準RTM演算を利用するRTMナノワイヤを用いたカウント機構を提案する。 言語認識をユースケースとして使用すると、FPGA設計と比較して、ランタイム全体の7.8倍と5.3倍のエネルギー消費が減少する。 最先端のインメモリ実装と比較して、提案したHDCシステムはエネルギー消費を8.6倍削減する。

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