論文の概要: Algorithm and Hardware Co-design for Reconfigurable CNN Accelerator
- arxiv url: http://arxiv.org/abs/2111.12787v1
- Date: Wed, 24 Nov 2021 20:37:50 GMT
- ステータス: 処理完了
- システム内更新日: 2021-11-29 18:18:34.904150
- Title: Algorithm and Hardware Co-design for Reconfigurable CNN Accelerator
- Title（参考訳）: 再構成型cnn加速器のアルゴリズムとハードウェア共同設計
- Authors: Hongxiang Fan, Martin Ferianc, Zhiqiang Que, He Li, Shuanglong Liu,
Xinyu Niu, Wayne Luk
- Abstract要約: ディープニューラルネットワーク(DNN)のためのアルゴリズムハードウェアの共同設計の最近の進歩は、ニューラルネットワークやハードウェア設計を自動設計する可能性を示している。
しかし、高価なトレーニングコストと時間を要するハードウェア実装のため、これは依然として困難な最適化問題である。
本稿では,新しい3相共設計フレームワークを提案する。
ネットワークとハードウェアの構成は精度が2%向上し,レイテンシが2倍26倍,エネルギー効率が8.5倍向上した。
- 参考スコア（独自算出の注目度）: 3.1431240233552007
- License: http://arxiv.org/licenses/nonexclusive-distrib/1.0/
- Abstract: Recent advances in algorithm-hardware co-design for deep neural networks
(DNNs) have demonstrated their potential in automatically designing neural
architectures and hardware designs. Nevertheless, it is still a challenging
optimization problem due to the expensive training cost and the time-consuming
hardware implementation, which makes the exploration on the vast design space
of neural architecture and hardware design intractable. In this paper, we
demonstrate that our proposed approach is capable of locating designs on the
Pareto frontier. This capability is enabled by a novel three-phase co-design
framework, with the following new features: (a) decoupling DNN training from
the design space exploration of hardware architecture and neural architecture,
(b) providing a hardware-friendly neural architecture space by considering
hardware characteristics in constructing the search cells, (c) adopting
Gaussian process to predict accuracy, latency and power consumption to avoid
time-consuming synthesis and place-and-route processes. In comparison with the
manually-designed ResNet101, InceptionV2 and MobileNetV2, we can achieve up to
5% higher accuracy with up to 3x speed up on the ImageNet dataset. Compared
with other state-of-the-art co-design frameworks, our found network and
hardware configuration can achieve 2% ~ 6% higher accuracy, 2x ~ 26x smaller
latency and 8.5x higher energy efficiency.
- Abstract（参考訳）: ディープニューラルネットワーク(DNN)のためのアルゴリズムハードウェアの共同設計の最近の進歩は、ニューラルネットワークやハードウェア設計を自動設計する可能性を示している。
それでも、高価なトレーニングコストと時間のかかるハードウェア実装のため、依然として最適化の問題であり、ニューラルネットワークとハードウェア設計の広大な設計領域を探求することは難題である。
本稿では,提案手法がパレートフロンティア上に設計を配置できることを示す。
この機能は、以下の新機能を備えた、新しい三相共設計フレームワークによって実現されている。
(a)ハードウェアアーキテクチャとニューラルアーキテクチャの設計空間探索からDNNトレーニングを分離すること。
b)検索セル構築におけるハードウェア特性を考慮したハードウェアフレンドリーなニューラルネットワーク空間の提供。
(c) ガウス過程を用いて精度, レイテンシ, 消費電力を予測し, 時間を要する合成や場所と経路のプロセスを避ける。
手作業で設計されたResNet101、InceptionV2、MobileNetV2と比較して、ImageNetデータセットで最大3倍のスピードで、最大5%高い精度で達成できます。
他の最先端のコデザインフレームワークと比較すると、ネットワークとハードウェアの構成は2%～6%の精度、2倍～26倍のレイテンシと8.5倍のエネルギー効率を実現できます。
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