論文の概要: Does Form Follow Function? An Empirical Exploration of the Impact of
Deep Neural Network Architecture Design on Hardware-Specific Acceleration
- arxiv url: http://arxiv.org/abs/2107.04144v1
- Date: Thu, 8 Jul 2021 23:05:39 GMT
- ステータス: 処理完了
- システム内更新日: 2021-07-12 14:01:04.521570
- Title: Does Form Follow Function? An Empirical Exploration of the Impact of
Deep Neural Network Architecture Design on Hardware-Specific Acceleration
- Title（参考訳）: フォームは機能しますか?
ハードウェア特化加速におけるディープニューラルネットワークアーキテクチャ設計の影響に関する実証的研究
- Authors: Saad Abbasi, Mohammad Javad Shafiee, Ellick Chan, and Alexander Wong
- Abstract要約: 本研究では,深層ニューラルネットワーク設計が推論速度向上の程度に与える影響について検討する。
ハードウェア固有のアクセラレーションを活用することで平均推論速度が380%向上する一方で、マクロアーキテクチャ設計パターンによって推論速度が大幅に変化することを示した。
- 参考スコア（独自算出の注目度）: 76.35307867016336
- License: http://arxiv.org/licenses/nonexclusive-distrib/1.0/
- Abstract: The fine-grained relationship between form and function with respect to deep
neural network architecture design and hardware-specific acceleration is one
area that is not well studied in the research literature, with form often
dictated by accuracy as opposed to hardware function. In this study, a
comprehensive empirical exploration is conducted to investigate the impact of
deep neural network architecture design on the degree of inference speedup that
can be achieved via hardware-specific acceleration. More specifically, we
empirically study the impact of a variety of commonly used macro-architecture
design patterns across different architectural depths through the lens of
OpenVINO microprocessor-specific and GPU-specific acceleration. Experimental
results showed that while leveraging hardware-specific acceleration achieved an
average inference speed-up of 380%, the degree of inference speed-up varied
drastically depending on the macro-architecture design pattern, with the
greatest speedup achieved on the depthwise bottleneck convolution design
pattern at 550%. Furthermore, we conduct an in-depth exploration of the
correlation between FLOPs requirement, level 3 cache efficacy, and network
latency with increasing architectural depth and width. Finally, we analyze the
inference time reductions using hardware-specific acceleration when compared to
native deep learning frameworks across a wide variety of hand-crafted deep
convolutional neural network architecture designs as well as ones found via
neural architecture search strategies. We found that the DARTS-derived
architecture to benefit from the greatest improvement from hardware-specific
software acceleration (1200%) while the depthwise bottleneck convolution-based
MobileNet-V2 to have the lowest overall inference time of around 2.4 ms.
- Abstract（参考訳）: ディープニューラルネットワークアーキテクチャ設計とハードウェア固有のアクセラレーションに関する形式と関数のきめ細かい関係は、研究文献ではよく研究されていない分野であり、ハードウェア機能とは対照的に、形式が正確性によって決定されることが多い。
本研究では,深層ニューラルネットワークアーキテクチャ設計がハードウェア固有の加速度によって達成できる推論高速化の程度に与える影響を,包括的実験により調査した。
より具体的には、OpenVINOマイクロプロセッサとGPU固有のアクセラレーションのレンズを通して、さまざまなアーキテクチャ深度にわたる一般的なマクロアーキテクチャ設計パターンの影響を実証的に研究する。
実験結果から,ハードウェア固有のアクセラレーションを活用することで平均推論速度が380%向上する一方で,マクロアーキテクチャ設計パターンによって推論速度は大幅に変化し,最大速度は550%のボトルネック畳み込み設計パターンで達成された。
さらに,FLOPの要件,レベル3キャッシュの有効性,アーキテクチャの深さと幅の増大に伴うネットワーク遅延の相関関係を詳細に検討する。
最後に,多種多様な手作りの深層畳み込みニューラルネットワークアーキテクチャ設計と,ニューラルネットワーク探索戦略から得られたものとの比較により,ハードウェア固有の加速度を用いた推論時間削減を解析した。
DARTS由来のアーキテクチャは、ハードウェア固有のソフトウェアアクセラレーション(1200%)による最大の改善の恩恵を受けるのに対し、Deepwise bottleneck convolution-based MobileNet-V2は、およそ2.4msの予測時間で最低であることがわかった。
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