論文の概要: Testability-Aware Low Power Controller Design with Evolutionary Learning
- arxiv url: http://arxiv.org/abs/2111.13332v1
- Date: Fri, 26 Nov 2021 06:38:14 GMT
- ステータス: 処理完了
- システム内更新日: 2021-11-29 23:57:55.097946
- Title: Testability-Aware Low Power Controller Design with Evolutionary Learning
- Title(参考訳): 進化的学習を用いたテスト容易性を考慮した低電力制御器の設計
- Authors: Min Li, Zhengyuan Shi, Zezhong Wang, Weiwei Zhang, Yu Huang, Qiang Xu
- Abstract要約: XORNetは、スキャンベースのテストにおいて回路遷移を減らすための一般的な技術である。
既存のソリューションはスキャンチェーン制御のためにXORNetを均等に構築し、結果として準最適解が得られる。
本稿では,進化学習を用いた新しいテスト容易性を考慮した低消費電力制御手法を提案する。
- 参考スコア(独自算出の注目度): 13.56555290389856
- License: http://creativecommons.org/licenses/by/4.0/
- Abstract: XORNet-based low power controller is a popular technique to reduce circuit
transitions in scan-based testing. However, existing solutions construct the
XORNet evenly for scan chain control, and it may result in sub-optimal
solutions without any design guidance. In this paper, we propose a novel
testability-aware low power controller with evolutionary learning. The XORNet
generated from the proposed genetic algorithm (GA) enables adaptive control for
scan chains according to their usages, thereby significantly improving XORNet
encoding capacity, reducing the number of failure cases with ATPG and
decreasing test data volume. Experimental results indicate that under the same
control bits, our GA-guided XORNet design can improve the fault coverage by up
to 2.11%. The proposed GA-guided XORNets also allows reducing the number of
control bits, and the total testing time decreases by 20.78% on average and up
to 47.09% compared to the existing design without sacrificing test coverage.
- Abstract(参考訳): xornetベースの低電力コントローラは、スキャンベースのテストで回路遷移を減らす一般的な技術である。
しかし、既存のソリューションはスキャンチェーン制御のためにXORNetを均等に構築しており、設計指導なしに最適化されたサブソリューションをもたらす可能性がある。
本稿では,進化的学習を伴う新しいテスト容易性を考慮した低消費電力制御器を提案する。
提案した遺伝的アルゴリズム(GA)から生成されたXORNetは、スキャンチェーンの使用状況に応じて適応制御が可能であり、これにより、XORNet符号化能力が大幅に向上し、ATPGによる障害ケースの数が少なくなり、テストデータ量も減少する。
実験の結果,同じ制御ビットの下では,GA誘導XORNetの設計により,最大2.11%の故障カバレッジが向上することが示された。
提案されたGA誘導XORNetは、制御ビット数を減らし、テスト時間が平均で20.78%減少し、テストカバレッジを犠牲にすることなく既存の設計と比較して47.09%まで減少した。
関連論文リスト
- Learning Robust and Correct Controllers from Signal Temporal Logic
Specifications Using BarrierNet [5.809331819510702]
我々は,STL定量的セマンティクスを利用して,ロバスト満足度の概念を定義した。
本研究では,STLのフラグメント内の式を満足させる訓練可能な高次制御バリア関数(HOCBF)を構築する。
我々は、他のニューラルネットワークパラメータとともにHOCBFをトレーニングし、コントローラの堅牢性をさらに向上させる。
論文 参考訳(メタデータ) (2023-04-12T21:12:15Z) - Exact and Cost-Effective Automated Transformation of Neural Network
Controllers to Decision Tree Controllers [7.5324684039928975]
NNベースのコントローラを等価なソフト決定木(SDT)に変換することとその妥当性への影響について検討する。
我々は、冗長な分岐を自動的に実行できるように、正確だが費用効率のよい変換アルゴリズムを考案する。
以上の結果から,SDT変換は,MountainCar-v0とCartPole-v0のランタイムを最大21倍,2倍改善したことを示す。
論文 参考訳(メタデータ) (2023-04-11T19:52:30Z) - VQ-T: RNN Transducers using Vector-Quantized Prediction Network States [52.48566999668521]
本稿では,RNNトランスデューサの予測ネットワークにおけるベクトル量子化長短期記憶単位を提案する。
ASRネットワークと協調して離散表現を訓練することにより、格子生成のために仮説を積極的にマージすることができる。
提案するVQ RNNトランスデューサは,通常の予測ネットワークを持つトランスデューサよりもASR性能が向上することを示す。
論文 参考訳(メタデータ) (2022-08-03T02:45:52Z) - Robustness of a universal gate set implementation in transmon systems
via Chopped Random Basis optimal control [50.591267188664666]
CNOT, Hadamard, phase と $pi/8$ gates から構成される汎用2量子ゲートセットのトランスモン系システムに対する実装を数値解析的に検討する。
このようなゲートを実装するための制御信号は、目標ゲート不忠実度が10-2$のチョッペランダムバス最適制御技術を用いて得られる。
論文 参考訳(メタデータ) (2022-07-27T10:55:15Z) - Data Sharing and Compression for Cooperative Networked Control [28.19172672710827]
本稿では,モジュール型コントローラのタスク目標と協調設計した,簡潔で高圧縮な予測を学習するためのソリューションを提案する。
実セル,IoT(Internet-of-Things),電力負荷データを用いたシミュレーションでは,モデル予測コントローラの性能を少なくとも25%向上すると同時に,競合する手法よりも80%低いデータを送信できることが示されている。
論文 参考訳(メタデータ) (2021-09-29T19:14:55Z) - Deep Reinforcement Learning for Wireless Scheduling in Distributed
Networked Control [56.77877237894372]
この研究は、分散植物、センサー、アクチュエータ、コントローラを備えた完全な分散WNCSを考慮し、限られた数の周波数チャネルを共有する。
最適な送信スケジューリング問題を決定プロセス問題に定式化し、それを解くための深層強化学習アルゴリズムを開発する。
論文 参考訳(メタデータ) (2021-09-26T11:27:12Z) - NullaNet Tiny: Ultra-low-latency DNN Inference Through Fixed-function
Combinational Logic [4.119948826527649]
フィールドプログラマブルゲートアレイ(FPGA)ベースのアクセラレータは、グラフィックス処理ユニット/中央処理ユニットベースのプラットフォームを置き換える深刻な競争相手として注目を集めています。
本稿では,資源とエネルギー効率,超低遅延FPGAベースニューラルネットワークアクセラレータ構築のためのフレームワークであるNullaNet Tinyを提案する。
論文 参考訳(メタデータ) (2021-04-07T00:16:39Z) - Self Sparse Generative Adversarial Networks [73.590634413751]
GAN(Generative Adversarial Networks)は、敵対的トレーニングを通じてデータ分布を学習する監視されていない生成モデルである。
本論文では,パラメータ空間を小さくし,ゼロ勾配問題を軽減するSelf Sparse Generative Adversarial Network (Self-Sparse GAN)を提案する。
論文 参考訳(メタデータ) (2021-01-26T04:49:12Z) - SADet: Learning An Efficient and Accurate Pedestrian Detector [68.66857832440897]
本稿では,一段検出器の検出パイプラインに対する一連の最適化手法を提案する。
効率的な歩行者検出のための単発アンカーベース検出器(SADet)を形成する。
構造的には単純だが、VGA解像度の画像に対して最先端の結果と20ドルFPSのリアルタイム速度を示す。
論文 参考訳(メタデータ) (2020-07-26T12:32:38Z) - AQD: Towards Accurate Fully-Quantized Object Detection [94.06347866374927]
本稿では,浮動小数点演算を除去するために,AQDと呼ばれる高精度な量子化オブジェクト検出ソリューションを提案する。
我々のAQDは、非常に低ビットのスキームの下での完全精度と比較して、同等またはそれ以上の性能を実現しています。
論文 参考訳(メタデータ) (2020-07-14T09:07:29Z) - A Learning Framework for n-bit Quantized Neural Networks toward FPGAs [20.83904734716565]
重みが2つのパワーに制約されるnビットQNNのための新しい学習フレームワークを提案する。
また,n-BQ-NNという新しいQNN構造も提案する。
SVPEを用いたN-BQ-NNは,ベクトル処理素子(VPE)よりも2.9倍高速に動作可能であることを示す。
論文 参考訳(メタデータ) (2020-04-06T04:21:24Z)
関連論文リストは本サイト内にある論文のタイトル・アブストラクトから自動的に作成しています。
指定された論文の情報です。
本サイトの運営者は本サイト(すべての情報・翻訳含む)の品質を保証せず、本サイト(すべての情報・翻訳含む)を使用して発生したあらゆる結果について一切の責任を負いません。