論文の概要: Design-Technology Co-Optimization for NVM-based Neuromorphic Processing
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- arxiv url: http://arxiv.org/abs/2203.05311v1
- Date: Thu, 10 Mar 2022 11:54:06 GMT
- ステータス: 処理完了
- システム内更新日: 2023-02-22 12:07:10.777728
- Title: Design-Technology Co-Optimization for NVM-based Neuromorphic Processing
Elements
- Title(参考訳): NVMに基づくニューロモルフィック処理素子の設計-技術共最適化
- Authors: Shihao Song and Adarsha Balaji and Anup Das and Nagarajan Kandasamy
- Abstract要約: ニューロモルフィックハードウェアプラットフォームは、機械学習推論タスクのエネルギーオーバーヘッドを著しく低減することができる。
非揮発性メモリ(NVM)ベースのニューロモルフィックハードウェアの処理要素(PE)にそのような推論タスクを実装するための設計技術トレードオフ分析を提案する。
組み込みMLシステムの品質に影響を及ぼす情報処理遅延に対して,技術スケーリングが負の影響を示す。
- 参考スコア(独自算出の注目度): 4.857820106099256
- License: http://creativecommons.org/licenses/by/4.0/
- Abstract: Neuromorphic hardware platforms can significantly lower the energy overhead
of a machine learning inference task. We present a design-technology tradeoff
analysis to implement such inference tasks on the processing elements (PEs) of
a Non- Volatile Memory (NVM)-based neuromorphic hardware. Through detailed
circuit-level simulations at scaled process technology nodes, we show the
negative impact of technology scaling on the information-processing latency,
which impacts the quality-of-service (QoS) of an embedded ML system. At a finer
granularity, the latency inside a PE depends on 1) the delay introduced by
parasitic components on its current paths, and 2) the varying delay to sense
different resistance states of its NVM cells. Based on these two observations,
we make the following three contributions. First, on the technology front, we
propose an optimization scheme where the NVM resistance state that takes the
longest time to sense is set on current paths having the least delay, and vice
versa, reducing the average PE latency, which improves the QoS. Second, on the
architecture front, we introduce isolation transistors within each PE to
partition it into regions that can be individually power-gated, reducing both
latency and energy. Finally, on the system-software front, we propose a
mechanism to leverage the proposed technological and architectural enhancements
when implementing a machine-learning inference task on neuromorphic PEs of the
hardware. Evaluations with a recent neuromorphic hardware architecture show
that our proposed design-technology co-optimization approach improves both
performance and energy efficiency of machine-learning inference tasks without
incurring high cost-per-bit.
- Abstract(参考訳): ニューロモルフィックハードウェアプラットフォームは、機械学習推論タスクのエネルギーオーバーヘッドを著しく低減することができる。
非揮発性メモリ(NVM)ベースのニューロモルフィックハードウェアの処理要素(PE)にそのような推論タスクを実装するための設計技術トレードオフ分析を提案する。
大規模プロセス技術ノードにおける回路レベルの詳細なシミュレーションを通じて、組み込みMLシステムの品質(QoS)に影響を及ぼす情報処理遅延に対する技術スケーリングの負の影響を示す。
粒度の細かい場合、PE内の遅延は依存する。
1) 寄生虫成分が現在の経路で導入する遅延及び
2) NVM細胞の異なる抵抗状態を感知するための様々な遅延。
これら2つの観察に基づいて、以下の3つの貢献を行う。
まず、技術面では、最も長い時間を要するNVM抵抗状態が、最も遅延の少ない現在の経路に設定され、また、QoSを改善する平均PE遅延を低減させる最適化手法を提案する。
第2に、アーキテクチャ面では、各PE内に分離トランジスタを導入し、個別にパワーゲート可能な領域に分割し、レイテンシとエネルギーの両方を削減する。
最後に,ハードウェアのニューロモルフィックPE上での機械学習推論タスクを実装する際に,提案する技術とアーキテクチャの強化を活用する機構を提案する。
最近のニューロモルフィックハードウェアアーキテクチャによる評価から,提案手法は,高コスト/ビットのコストを伴わずに,機械学習推論タスクの性能とエネルギー効率を向上させる。
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