論文の概要: Design-Technology Co-Optimization for NVM-based Neuromorphic Processing
Elements
- arxiv url: http://arxiv.org/abs/2203.05311v1
- Date: Thu, 10 Mar 2022 11:54:06 GMT
- ステータス: 処理完了
- システム内更新日: 2023-02-22 12:07:10.777728
- Title: Design-Technology Co-Optimization for NVM-based Neuromorphic Processing
Elements
- Title（参考訳）: NVMに基づくニューロモルフィック処理素子の設計-技術共最適化
- Authors: Shihao Song and Adarsha Balaji and Anup Das and Nagarajan Kandasamy
- Abstract要約: ニューロモルフィックハードウェアプラットフォームは、機械学習推論タスクのエネルギーオーバーヘッドを著しく低減することができる。
非揮発性メモリ(NVM)ベースのニューロモルフィックハードウェアの処理要素(PE)にそのような推論タスクを実装するための設計技術トレードオフ分析を提案する。
組み込みMLシステムの品質に影響を及ぼす情報処理遅延に対して,技術スケーリングが負の影響を示す。
- 参考スコア（独自算出の注目度）: 4.857820106099256
- License: http://creativecommons.org/licenses/by/4.0/
- Abstract: Neuromorphic hardware platforms can significantly lower the energy overhead
of a machine learning inference task. We present a design-technology tradeoff
analysis to implement such inference tasks on the processing elements (PEs) of
a Non- Volatile Memory (NVM)-based neuromorphic hardware. Through detailed
circuit-level simulations at scaled process technology nodes, we show the
negative impact of technology scaling on the information-processing latency,
which impacts the quality-of-service (QoS) of an embedded ML system. At a finer
granularity, the latency inside a PE depends on 1) the delay introduced by
parasitic components on its current paths, and 2) the varying delay to sense
different resistance states of its NVM cells. Based on these two observations,
we make the following three contributions. First, on the technology front, we
propose an optimization scheme where the NVM resistance state that takes the
longest time to sense is set on current paths having the least delay, and vice
versa, reducing the average PE latency, which improves the QoS. Second, on the
architecture front, we introduce isolation transistors within each PE to
partition it into regions that can be individually power-gated, reducing both
latency and energy. Finally, on the system-software front, we propose a
mechanism to leverage the proposed technological and architectural enhancements
when implementing a machine-learning inference task on neuromorphic PEs of the
hardware. Evaluations with a recent neuromorphic hardware architecture show
that our proposed design-technology co-optimization approach improves both
performance and energy efficiency of machine-learning inference tasks without
incurring high cost-per-bit.
- Abstract（参考訳）: ニューロモルフィックハードウェアプラットフォームは、機械学習推論タスクのエネルギーオーバーヘッドを著しく低減することができる。
非揮発性メモリ(NVM)ベースのニューロモルフィックハードウェアの処理要素(PE)にそのような推論タスクを実装するための設計技術トレードオフ分析を提案する。
大規模プロセス技術ノードにおける回路レベルの詳細なシミュレーションを通じて、組み込みMLシステムの品質(QoS)に影響を及ぼす情報処理遅延に対する技術スケーリングの負の影響を示す。
粒度の細かい場合、PE内の遅延は依存する。
1) 寄生虫成分が現在の経路で導入する遅延及び
2) NVM細胞の異なる抵抗状態を感知するための様々な遅延。
これら2つの観察に基づいて、以下の3つの貢献を行う。
まず、技術面では、最も長い時間を要するNVM抵抗状態が、最も遅延の少ない現在の経路に設定され、また、QoSを改善する平均PE遅延を低減させる最適化手法を提案する。
第2に、アーキテクチャ面では、各PE内に分離トランジスタを導入し、個別にパワーゲート可能な領域に分割し、レイテンシとエネルギーの両方を削減する。
最後に,ハードウェアのニューロモルフィックPE上での機械学習推論タスクを実装する際に,提案する技術とアーキテクチャの強化を活用する機構を提案する。
最近のニューロモルフィックハードウェアアーキテクチャによる評価から,提案手法は,高コスト/ビットのコストを伴わずに,機械学習推論タスクの性能とエネルギー効率を向上させる。
関連論文リスト
- Task-Oriented Real-time Visual Inference for IoVT Systems: A Co-design Framework of Neural Networks and Edge Deployment [61.20689382879937]
タスク指向エッジコンピューティングは、データ分析をエッジにシフトすることで、この問題に対処する。
既存の手法は、高いモデル性能と低いリソース消費のバランスをとるのに苦労している。
ニューラルネットワークアーキテクチャを最適化する新しい協調設計フレームワークを提案する。
論文 参考訳（メタデータ） (2024-10-29T19:02:54Z) - Sustainable Diffusion-based Incentive Mechanism for Generative AI-driven Digital Twins in Industrial Cyber-Physical Systems [65.22300383287904]
産業用サイバー物理システム(ICPS)は、現代の製造業と産業にとって不可欠なコンポーネントである。
製品ライフサイクルを通じてデータをデジタル化することで、ICPSのDigital Twins(DT)は、現在の産業インフラからインテリジェントで適応的なインフラへの移行を可能にします。
産業用IoT(Industrial Internet of Things, IIoT)デバイスを利用すれば、DTを構築するためのデータを共有するメカニズムは、悪い選択問題の影響を受けやすい。
論文 参考訳（メタデータ） (2024-08-02T10:47:10Z) - Hardware-Algorithm Re-engineering of Retinal Circuit for Intelligent Object Motion Segmentation [0.0]
我々は、哺乳類網膜の基本的な視覚的特徴であるOMS(Object Motion Sensitivity)に焦点をあてる。
イメージセンサの内部にOMS機能を実装する新しいCMOS回路を提案する。
提案するCMOS回路設計の機能と再構成性は,180nm 技術におけるCadence シミュレーションにより検証する。
論文 参考訳（メタデータ） (2024-07-31T20:35:11Z) - Efficient and accurate neural field reconstruction using resistive memory [52.68088466453264]
デジタルコンピュータにおける従来の信号再構成手法は、ソフトウェアとハードウェアの両方の課題に直面している。
本稿では,スパース入力からの信号再構成のためのソフトウェア・ハードウェア協調最適化を用いた体系的アプローチを提案する。
この研究は、AI駆動の信号復元技術を進歩させ、将来の効率的で堅牢な医療AIと3Dビジョンアプリケーションへの道を開く。
論文 参考訳（メタデータ） (2024-04-15T09:33:09Z) - Random resistive memory-based deep extreme point learning machine for
unified visual processing [67.51600474104171]
ハードウェア・ソフトウェア共同設計型, ランダム抵抗型メモリベース深部極点学習マシン(DEPLM)を提案する。
我々の共同設計システムは,従来のシステムと比較して,エネルギー効率の大幅な向上とトレーニングコストの削減を実現している。
論文 参考訳（メタデータ） (2023-12-14T09:46:16Z) - Free-Space Optical Spiking Neural Network [0.0]
自由空間光深絞り畳み込みニューラルネットワーク(OSCNN)について紹介する。
この手法は人間の眼の計算モデルからインスピレーションを得ている。
以上の結果から,電子的ONNと比較して,レイテンシと消費電力を最小に抑えた有望な性能を示す。
論文 参考訳（メタデータ） (2023-11-08T09:41:14Z) - Biologically Plausible Learning on Neuromorphic Hardware Architectures [27.138481022472]
ニューロモルフィックコンピューティング(Neuromorphic Computing)は、アナログメモリの計算によってこの不均衡に直面している新興パラダイムである。
この研究は、異なる学習アルゴリズムがCompute-In-Memoryベースのハードウェアに与える影響を初めて比較し、その逆も行った。
論文 参考訳（メタデータ） (2022-12-29T15:10:59Z) - Fluid Batching: Exit-Aware Preemptive Serving of Early-Exit Neural
Networks on Edge NPUs [74.83613252825754]
スマートエコシステム(smart ecosystems)"は、スタンドアロンではなく、センセーションが同時に行われるように形成されています。
これはデバイス上の推論パラダイムを、エッジにニューラル処理ユニット(NPU)をデプロイする方向にシフトしている。
そこで本研究では,実行時のプリエンプションが到着・終了プロセスによってもたらされる動的性を考慮に入れた,新しい早期終了スケジューリングを提案する。
論文 参考訳（メタデータ） (2022-09-27T15:04:01Z) - MAPLE-X: Latency Prediction with Explicit Microprocessor Prior Knowledge [87.41163540910854]
ディープニューラルネットワーク(DNN)レイテンシのキャラクタリゼーションは、時間を要するプロセスである。
ハードウェアデバイスの事前知識とDNNアーキテクチャのレイテンシを具体化し,MAPLEを拡張したMAPLE-Xを提案する。
論文 参考訳（メタデータ） (2022-05-25T11:08:20Z) - Design Technology Co-Optimization for Neuromorphic Computing [0.2578242050187029]
設計スケーリングがNVMの読み取り耐久性に負の影響を示す。
このような設計と技術特性を設計フローに組み込むことで,推測寿命を大幅に改善できることを示す。
論文 参考訳（メタデータ） (2021-10-15T14:58:16Z) - Resistive Neural Hardware Accelerators [0.46198289193451136]
ReRAMベースのインメモリコンピューティングは、領域と電力効率のよい推論の実装において大きな可能性を秘めている。
ReRAMベースのインメモリコンピューティングへの移行は、領域と電力効率のよい推論の実装において大きな可能性を秘めている。
本稿では,最先端のReRAMベースディープニューラルネットワーク(DNN)多コアアクセラレータについて概説する。
論文 参考訳（メタデータ） (2021-09-08T21:11:48Z)
関連論文リストは本サイト内にある論文のタイトル・アブストラクトから自動的に作成しています。
指定された論文の情報です。
本サイトの運営者は本サイト（すべての情報・翻訳含む）の品質を保証せず、本サイト（すべての情報・翻訳含む）を使用して発生したあらゆる結果について一切の責任を負いません。