Fugu-MT 論文翻訳(概要): A Novel ASIC Design Flow using Weight-Tunable Binary Neurons as Standard Cells

論文の概要: A Novel ASIC Design Flow using Weight-Tunable Binary Neurons as Standard Cells

arxiv url: http://arxiv.org/abs/2204.08070v1
Date: Sun, 17 Apr 2022 19:02:51 GMT
ステータス: 処理完了
システム内更新日: 2022-04-19 17:03:16.849556
Title: A Novel ASIC Design Flow using Weight-Tunable Binary Neurons as Standard Cells
Title（参考訳）: 重み付き2元ニューロンを標準細胞としたASIC設計フロー
Authors: Ankit Wagle, Gian Singh, Sunil Khatri, Sarma Vrudhula
Abstract要約: 本稿では、二元性ニューロン(パーセプトロン、しきい値論理ゲート)に対する混合信号回路と、そのような細胞をASICに自動的に埋め込む方法について述べる。 FTL(フラッシュしきい値論理)と呼ばれる二項ニューロンは、閾値電圧がニューロンの重みのプロキシとなるフローティングゲートまたはフラッシュトランジスタを使用する。単一FTLセルの性能、パワー、面積は79.4%、消費電力は61.6%、動作速度は従来のCMOSロジックと比べより速い(40.3%)。
参考スコア（独自算出の注目度）: 0.0
License: http://creativecommons.org/licenses/by-nc-sa/4.0/
Abstract: In this paper, we describe a design of a mixed signal circuit for a binary neuron (a.k.a perceptron, threshold logic gate) and a methodology for automatically embedding such cells in ASICs. The binary neuron, referred to as an FTL (flash threshold logic) uses floating gate or flash transistors whose threshold voltages serve as a proxy for the weights of the neuron. Algorithms for mapping the weights to the flash transistor threshold voltages are presented. The threshold voltages are determined to maximize both the robustness of the cell and its speed. The performance, power, and area of a single FTL cell are shown to be significantly smaller (79.4%), consume less power (61.6%), and operate faster (40.3%) compared to conventional CMOS logic equivalents. Also included are the architecture and the algorithms to program the flash devices of an FTL. The FTL cells are implemented as standard cells, and are designed to allow commercial synthesis and P&R tools to automatically use them in synthesis of ASICs. Substantial reductions in area and power without sacrificing performance are demonstrated on several ASIC benchmarks by the automatic embedding of FTL cells. The paper also demonstrates how FTL cells can be used for fixing timing errors after fabrication.
Abstract（参考訳）: 本稿では、二元ニューロン(パーセプトロン、しきい値論理ゲート)のための混合信号回路の設計と、そのようなセルをASICに自動的に埋め込む方法について述べる。 FTL(フラッシュしきい値論理)と呼ばれる二項ニューロンは、閾値電圧がニューロンの重みのプロキシとなるフローティングゲートまたはフラッシュトランジスタを使用する。重みをフラッシュトランジスタしきい値電圧にマッピングするアルゴリズムを示す。閾値電圧は、セルのロバスト性とその速度の両方を最大化するために決定される。単一のftlセルの性能、電力および面積は、従来のcmos論理のそれに比べて大幅に小さく(79.4%)、消費電力が低く(61.6%)、動作速度が40.3%速くなっている。また、FTLのフラッシュデバイスをプログラムするアーキテクチャやアルゴリズムも含まれている。 FTL細胞は標準細胞として実装されており、市販の合成とP&RツールがASICの合成に自動的に使用できるように設計されている。 FTLセルの自動埋込みによるいくつかのASICベンチマークにおいて, 性能を犠牲にすることなく, 面積と電力の実質的低減を実証した。また、FTL細胞が製造後のタイミング誤差の修正にどのように使えるかを示す。

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