論文の概要: PrefixRL: Optimization of Parallel Prefix Circuits using Deep Reinforcement Learning

• arxiv url: http://arxiv.org/abs/2205.07000v1
• Date: Sat, 14 May 2022 08:06:55 GMT
• ステータス: 処理完了
• システム内更新日: 2022-05-17 15:06:55.043473
• Title: PrefixRL: Optimization of Parallel Prefix Circuits using Deep Reinforcement Learning
• Title（参考訳）: PrefixRL:Deep Reinforcement Learningを用いた並列プリフィックス回路の最適化
• Authors: Rajarshi Roy, Jonathan Raiman, Neel Kant, Ilyas Elkin, Robert Kirby, Michael Siu, Stuart Oberman, Saad Godil, Bryan Catanzaro
• Abstract要約: 本稿では、並列プレフィックス回路の設計における強化学習(RL)に基づくアプローチを提案する。 従来の方法とは異なり,本手法はループ内の合成を学習することで,タブララザを純粋に解決する。 オープンソースの合成ツールとセルライブラリで訓練されたエージェントは、商用ツールの添加器よりも低い面積と遅延を達成できる加算器回路を設計できる。
• 参考スコア（独自算出の注目度）: 17.113901439543284
• License: http://arxiv.org/licenses/nonexclusive-distrib/1.0/
• Abstract: In this work, we present a reinforcement learning (RL) based approach to designing parallel prefix circuits such as adders or priority encoders that are fundamental to high-performance digital design. Unlike prior methods, our approach designs solutions tabula rasa purely through learning with synthesis in the loop. We design a grid-based state-action representation and an RL environment for constructing legal prefix circuits. Deep Convolutional RL agents trained on this environment produce prefix adder circuits that Pareto-dominate existing baselines with up to 16.0% and 30.2% lower area for the same delay in the 32b and 64b settings respectively. We observe that agents trained with open-source synthesis tools and cell library can design adder circuits that achieve lower area and delay than commercial tool adders in an industrial cell library.
• Abstract（参考訳）: 本研究では,高パフォーマンスディジタル設計の基本となる加算器や優先エンコーダなどの並列プレフィックス回路を設計するための強化学習(RL)に基づくアプローチを提案する。 先行手法とは異なり,提案手法はループ内の合成による学習を通じて,純粋にタブララサを設計できる。 我々は,グリッドベースの状態行動表現と法定プレフィックス回路を構築するためのRL環境を設計する。 この環境下で訓練された深層畳み込み型RLエージェントはプレフィックス加算回路を生成し、パレートが既存のベースラインを最大16.0%、30.2%以下で支配し、それぞれ32bと64bの設定に同じ遅延を与える。 オープンソースの合成ツールとセルライブラリで訓練されたエージェントは、産業用セルライブラリの商用ツール加算器よりも低い面積と遅延を達成する加算回路を設計することができる。

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