論文の概要: Hardware architecture for high throughput event visual data filtering with matrix of IIR filters algorithm

• arxiv url: http://arxiv.org/abs/2207.00860v1
• Date: Sat, 2 Jul 2022 15:18:53 GMT
• ステータス: 処理完了
• システム内更新日: 2022-07-07 10:26:44.996665
• Title: Hardware architecture for high throughput event visual data filtering with matrix of IIR filters algorithm
• Title（参考訳）: IIRフィルタアルゴリズムの行列を用いた高スループットイベントビジュアルデータフィルタリングのためのハードウェアアーキテクチャ
• Authors: Marcin Kowalczyk and Tomasz Kryjak
• Abstract要約: ニューロモルフィック・ビジョンは、自動運転車の知覚システムに多くの応用がある、急速に成長する分野である。 センサの動作原理のため、イベントストリームにはかなりのノイズがあります。 本稿では、このタイプのノイズをフィルタするIIRフィルタ行列と、その加速度を許容するハードウェアアーキテクチャに基づく新しいアルゴリズムを提案する。
• 参考スコア（独自算出の注目度）: 0.0
• License: http://creativecommons.org/licenses/by/4.0/
• Abstract: Neuromorphic vision is a rapidly growing field with numerous applications in the perception systems of autonomous vehicles. Unfortunately, due to the sensors working principle, there is a significant amount of noise in the event stream. In this paper we present a novel algorithm based on an IIR filter matrix for filtering this type of noise and a hardware architecture that allows its acceleration using an SoC FPGA. Our method has a very good filtering efficiency for uncorrelated noise - over 99% of noisy events are removed. It has been tested for several event data sets with added random noise. We designed the hardware architecture in such a way as to reduce the utilisation of the FPGA's internal BRAM resources. This enabled a very low latency and a throughput of up to 385.8 MEPS million events per second.The proposed hardware architecture was verified in simulation and in hardware on the Xilinx Zynq Ultrascale+ MPSoC chip on the Mercury+ XU9 module with the Mercury+ ST1 base board.
• Abstract（参考訳）: ニューロモルフィック・ビジョンは、自動運転車の知覚システムに多くの応用がある急速に成長する分野である。 残念なことに、センサーの動作原理のため、イベントストリームにはかなりのノイズがある。 本稿では,このタイプの雑音をフィルタするiirフィルタ行列に基づく新しいアルゴリズムと,soc fpgaを用いた高速化を実現するハードウェアアーキテクチャを提案する。 提案手法は,ノイズの99%以上を除去した非相関ノイズに対して,フィルタ効率が極めて良好である。 ランダムノイズを付加したいくつかのイベントデータセットでテストされている。 我々はFPGAの内部BRAMリソースの利用を減らすためにハードウェアアーキテクチャを設計した。 提案されたハードウェアアーキテクチャは、Mercury+ XU9モジュール上のXilinx Zynq Ultrascale+ MPSoCチップとMercury+ ST1ベースボードのシミュレーションおよびハードウェア上で検証された。

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