論文の概要: PulseDL-II: A System-on-Chip Neural Network Accelerator for Timing and Energy Extraction of Nuclear Detector Signals

• arxiv url: http://arxiv.org/abs/2209.00884v1
• Date: Fri, 2 Sep 2022 08:52:21 GMT
• ステータス: 処理完了
• システム内更新日: 2022-09-05 13:01:12.122092
• Title: PulseDL-II: A System-on-Chip Neural Network Accelerator for Timing and Energy Extraction of Nuclear Detector Signals
• Title（参考訳）: pulsedl-ii:核検出器信号のタイミングとエネルギー抽出のためのシステムオンチップニューラルネットワークアクセラレータ
• Authors: Pengcheng Ai, Zhi Deng, Yi Wang, Hui Gong, Xinchi Ran, Zijian Lang
• Abstract要約: 本稿では,深層学習を持つパルスからイベント特徴(時間,エネルギーなど)を抽出するためのシステムオンチップ(SoC)であるPulseDL-IIを紹介する。 提案システムは, 47.4dBの信号対雑音比(SNR)において, オンラインニューラルネットワークを用いた60psの時間分解能と0.40%のエネルギー分解能を得た。
• 参考スコア（独自算出の注目度）: 3.307097167756987
• License: http://arxiv.org/licenses/nonexclusive-distrib/1.0/
• Abstract: Front-end electronics equipped with high-speed digitizers are being used and proposed for future nuclear detectors. Recent literature reveals that deep learning models, especially one-dimensional convolutional neural networks, are promising when dealing with digital signals from nuclear detectors. Simulations and experiments demonstrate the satisfactory accuracy and additional benefits of neural networks in this area. However, specific hardware accelerating such models for online operations still needs to be studied. In this work, we introduce PulseDL-II, a system-on-chip (SoC) specially designed for applications of event feature (time, energy, etc.) extraction from pulses with deep learning. Based on the previous version, PulseDL-II incorporates a RISC CPU into the system structure for better functional flexibility and integrity. The neural network accelerator in the SoC adopts a three-level (arithmetic unit, processing element, neural network) hierarchical architecture and facilitates parameter optimization of the digital design. Furthermore, we devise a quantization scheme and associated implementation methods (rescale & bit-shift) for full compatibility with deep learning frameworks (e.g., TensorFlow) within a selected subset of layer types. With the current scheme, the quantization-aware training of neural networks is supported, and network models are automatically transformed into software of RISC CPU by dedicated scripts, with nearly no loss of accuracy. We validate PulseDL-II on field programmable gate arrays (FPGA). Finally, system validation is done with an experimental setup made up of a direct digital synthesis (DDS) signal generator and an FPGA development board with analog-to-digital converters (ADC). The proposed system achieved 60 ps time resolution and 0.40% energy resolution with online neural network inference at signal to noise ratio (SNR) of 47.4 dB.
• Abstract（参考訳）: 高速デジタイザを備えたフロントエンド電子は、将来の核検出器として使われ提案されている。 近年の文献では、深層学習モデル、特に1次元畳み込みニューラルネットワークが核検出器からのデジタル信号を扱う際に有望であることが示されている。 シミュレーションと実験は、この分野におけるニューラルネットワークの十分な精度と追加の利点を示す。 しかし、そのようなモデルをオンライン操作に加速する特定のハードウェアは、まだ研究が必要である。 本稿では,パルスからのイベント特徴(時間,エネルギーなど)抽出を深層学習に応用するために特別に設計されたシステムオンチップ(soc)である pulsedl-ii を紹介する。 以前のバージョンに基づいて、PulseDL-IIはRISC CPUをシステム構造に組み込んで、機能的柔軟性と整合性を向上させる。 SoCのニューラルネットワークアクセラレータは、階層アーキテクチャの3レベル(パラメータ単位、処理要素、ニューラルネットワーク)を採用し、デジタル設計のパラメータ最適化を容易にする。 さらに,階層型の選択されたサブセット内でのディープラーニングフレームワーク(TensorFlowなど)との完全な互換性を実現するために,量子化スキームと関連する実装方法(再スケールとビットシフト)を考案する。 現在のスキームでは、ニューラルネットワークの量子化対応トレーニングがサポートされ、ネットワークモデルは、ほぼ精度を失うことなく、専用のスクリプトによってRISC CPUのソフトウェアに自動的に変換される。 我々はフィールドプログラマブルゲートアレイ(FPGA)上でPulseDL-IIを検証する。 最後に、直接デジタル合成(dds)信号発生器とアナログ-デジタル変換器(adc)を備えたfpga開発基板からなる実験的な構成でシステム検証を行う。 提案システムは,信号対雑音比(SNR)47.4dBのオンラインニューラルネットワークを用いた60psの時間分解能と0.40%のエネルギー分解能を得た。

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