Fugu-MT 論文翻訳(概要): HLSDataset: Open-Source Dataset for ML-Assisted FPGA Design using High Level Synthesis

論文の概要: HLSDataset: Open-Source Dataset for ML-Assisted FPGA Design using High Level Synthesis

arxiv url: http://arxiv.org/abs/2302.10977v1
Date: Fri, 17 Feb 2023 17:00:12 GMT
ステータス: 処理完了
システム内更新日: 2023-02-26 13:32:53.252616
Title: HLSDataset: Open-Source Dataset for ML-Assisted FPGA Design using High Level Synthesis
Title（参考訳）: HLSDataset:高レベル合成を用いたML支援FPGA設計のためのオープンソースデータセット
Authors: Zhigang Wei, Aman Arora, Lizy K. John
Abstract要約: 本稿では,HLSを用いたML支援FPGA設計のためのデータセットであるHLSDatasetを提案する。データセットはPolybench、Machsuite、CHStone、Rossettaなど、広く使用されているHLS Cベンチマークから生成される。生成されたVerilogサンプルの総数はFPGAタイプあたり9000近い。
参考スコア（独自算出の注目度）: 1.0635248457021496
License: http://creativecommons.org/licenses/by-nc-nd/4.0/
Abstract: Machine Learning (ML) has been widely adopted in design exploration using high level synthesis (HLS) to give a better and faster performance, and resource and power estimation at very early stages for FPGA-based design. To perform prediction accurately, high-quality and large-volume datasets are required for training ML models.This paper presents a dataset for ML-assisted FPGA design using HLS, called HLSDataset. The dataset is generated from widely used HLS C benchmarks including Polybench, Machsuite, CHStone and Rossetta. The Verilog samples are generated with a variety of directives including loop unroll, loop pipeline and array partition to make sure optimized and realistic designs are covered. The total number of generated Verilog samples is nearly 9,000 per FPGA type. To demonstrate the effectiveness of our dataset, we undertake case studies to perform power estimation and resource usage estimation with ML models trained with our dataset. All the codes and dataset are public at the github repo.We believe that HLSDataset can save valuable time for researchers by avoiding the tedious process of running tools, scripting and parsing files to generate the dataset, and enable them to spend more time where it counts, that is, in training ML models.
Abstract（参考訳）: 機械学習(ML)は、高レベル合成(HLS)を用いた設計探索において、FPGAベースの設計のごく初期段階において、より良く高速な性能とリソースと電力推定を提供するために広く採用されている。 mlモデルのトレーニングには、高精度かつ大容量のデータセットが必要となる。本論文は、hlsを用いたml支援fpga設計のためのデータセットであるhlsdatasetを提案する。データセットはPolybench、Machsuite、CHStone、Rossettaなど、広く使用されているHLS Cベンチマークから生成される。 verilogのサンプルはループアンロール、ループパイプライン、配列パーティションなど様々なディレクティブで生成され、最適化され現実的なデザインがカバーされる。生成されたVerilogサンプルの総数はFPGAタイプあたり9000近い。本データセットの有効性を実証するため,本データセットで訓練したMLモデルを用いて,電力推定と資源使用量推定を行うケーススタディを行った。すべてのコードとデータセットはgithubリポジトリで公開されています。HLSDatasetは、ツールの実行やスクリプティング、解析といった面倒なプロセスを回避し、データセットを生成することで、研究者にとって貴重な時間を節約できると考えています。

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