論文の概要: Design aspects of dual gate GaAs nanowire FET for room temperature
charge qubit operation: A study on diameter and gate engineering
- arxiv url: http://arxiv.org/abs/2304.10554v1
- Date: Thu, 20 Apr 2023 11:03:19 GMT
- ステータス: 処理完了
- システム内更新日: 2023-04-24 17:05:11.901177
- Title: Design aspects of dual gate GaAs nanowire FET for room temperature
charge qubit operation: A study on diameter and gate engineering
- Title（参考訳）: 室温電荷量子ビット動作用デュアルゲートGaAsナノワイヤFETの設計側面:直径とゲートエンジニアリングに関する研究
- Authors: Nilayan Paul, Basudev Nag Chowdhury, Sanatan Chattopadhyay
- Abstract要約: 本研究は, ナノワイヤ径を小さくし, ドット間分離を増大させることにより, 極方向と方位方向に沿ってブロッホ球の被覆を識別できることを示唆した。
提案したGaAs VTQDベースの量子ビットは、ナノワイヤ径とゲート分離の両方をスケールダウンすることで、大幅に改善される可能性がある。
- 参考スコア（独自算出の注目度）: 0.0
- License: http://creativecommons.org/licenses/by/4.0/
- Abstract: The current work explores a geometrically engineered dual gate GaAs nanowire
FET with state of the art miniaturized dimensions for high performance charge
qubit operation at room temperature. Relevant gate voltages in such device can
create two voltage tunable quantum dots (VTQDs) underneath the gates, as well
as can manipulate their eigenstate detuning and the inter-dot coupling to
generate superposition, whereas a small drain bias may cause its collapse
leading to qubit read out. Such qubit operations, i.e., Initialization,
Manipulation, and Measurement, are theoretically modeled in the present work by
developing a second quantization filed operator based Schrodinger-Poisson
self-consistent framework coupled to non-equilibrium Greens function formalism.
The study shows that the Bloch sphere coverage can be discretized along polar
and azimuthal directions by reducing the nanowire diameter and increasing the
inter-dot separation respectively, that can be utilized for selective
information encoding. The theoretically obtained stability diagrams suggest
that downscaled nanowire diameter and increased gate separation sharpen the
bonding and anti-bonding states with reduced anticrossing leading to a gradual
transformation of the hyperbolic current mapping into a pair of straight lines.
However, the dephasing time in the proposed GaAs VTQD-based qubit may be
significantly improved by scaling down both the nanowire diameter and gate
separation. Therefore, the present study suggests an optimization window for
geometrical engineering of a dual gate nanowire FET qubit to achieve superior
qubit performance. Most importantly, such device is compatible with the
mainstream CMOS technology and can be utilized for large scale implementation
by little modification of the state of the art fabrication processes.
- Abstract（参考訳）: 現在の研究は、室温での高性能帯電量子ビット動作のための芸術的小型寸法を持つ幾何学的に設計されたデュアルゲートGaAsナノワイヤFETを探索する。
このような装置の関連するゲート電圧は、ゲートの下に2つの電圧調整可能な量子ドット(VTQD)を生成することができ、また固有状態のデチューニングとドット間カップリングを操作して重ね合わせを生成することができる。
このような量子ビット演算、すなわち初期化、操作、測定は、非平衡グリーン関数形式に結合した第2の量子化演算子に基づくシュロディンガー・ポアソン自己整合フレームワークを開発することによって理論的にモデル化される。
本研究は, ナノワイヤ径を小さくし, ドット間分離を増加させることにより, 極方向および方位方向に沿ってブロッホ球面被覆を離散化でき, 選択的情報符号化に利用できることを示す。
理論上得られた安定性図は, ナノワイヤ径の縮小とゲート分離の増大により, ボンディング状態とアンチボンディング状態が減少し, 双曲電流が一対の直線に徐々に変換されることを示唆している。
しかし、提案したGaAs VTQDベースの量子ビットの劣化時間は、ナノワイヤ径とゲート分離の両方をスケールダウンすることで大幅に改善される可能性がある。
そこで本研究では,デュアルゲートナノワイヤfet qubitの幾何学的設計のための最適化窓を提案する。
最も重要なことに、そのようなデバイスはメインストリームのCMOS技術と互換性があり、アート製造プロセスの状態をほとんど変更することなく大規模実装に利用することができる。
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