論文の概要: Optimal Layout Synthesis for Quantum Circuits as Classical Planning

• arxiv url: http://arxiv.org/abs/2304.12014v1
• Date: Mon, 24 Apr 2023 11:30:53 GMT
• ステータス: 処理完了
• システム内更新日: 2023-04-25 15:01:20.089779
• Title: Optimal Layout Synthesis for Quantum Circuits as Classical Planning
• Title（参考訳）: 古典計画としての量子回路の最適レイアウト合成
• Authors: Irfansha Shaik and Jaco van de Pol
• Abstract要約: SWAPゲート数の最小化は、量子回路を実行する際のエラー率を直接緩和する。 ベンチマークの標準セットに対して最適なレイアウトを合成するために、最適な古典的プランナーを使用する。
• 参考スコア（独自算出の注目度）: 0.0
• License: http://creativecommons.org/licenses/by/4.0/
• Abstract: In Layout Synthesis, the logical qubits of a quantum circuit are mapped to the physical qubits of a given quantum hardware platform, taking into account the connectivity of physical qubits. This involves inserting SWAP gates before an operation is applied on distant qubits. Optimal Layout Synthesis is crucial for practical Quantum Computing on current error-prone hardware: Minimizing the number of SWAP gates directly mitigates the error rates when running quantum circuits. In recent years, several approaches have been proposed for minimizing the required SWAP insertions. The proposed exact approaches can only scale to a small number of qubits. Proving that a number of swap insertions is optimal is much harder than producing near optimal mappings. In this paper, we provide two encodings for Optimal Layout Synthesis as a classical planning problem. We use optimal classical planners to synthesize the optimal layout for a standard set of benchmarks. Our results show the scalability of our approach compared to previous leading approaches. We can optimally map circuits with 7 qubits onto a 16 qubit platform, which could not be handled before by exact methods.
• Abstract（参考訳）: レイアウト合成において、量子回路の論理量子ビットは、与えられた量子ハードウェアプラットフォームの物理量子ビットにマッピングされ、物理量子ビットの接続性を考慮する。 これは、操作が遠いキュービットに適用される前にSWAPゲートを挿入することを含む。 SWAPゲートの数の最小化は、量子回路を実行する際のエラー率を直接緩和する。 近年,スワップ挿入を最小化する手法がいくつか提案されている。 提案した正確なアプローチは、少数の量子ビットにしかスケールできない。 スワップ挿入が最適であることを証明することは、近似最適写像を生成するよりもはるかに難しい。 本稿では,古典的計画問題として最適レイアウト合成のための2つの符号化を提案する。 最適な古典的プランナーを用いて標準ベンチマークの最適レイアウトを合成する。 その結果,これまでの先行アプローチと比較して,アプローチのスケーラビリティが示された。 7量子ビットの回路を16量子ビットのプラットフォームに最適にマッピングできるが、正確な方法では処理できなかった。

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