論文の概要: Memory-Immersed Collaborative Digitization for Area-Efficient
Compute-in-Memory Deep Learning
- arxiv url: http://arxiv.org/abs/2307.03863v1
- Date: Fri, 7 Jul 2023 23:33:22 GMT
- ステータス: 処理完了
- システム内更新日: 2023-07-11 16:56:46.020064
- Title: Memory-Immersed Collaborative Digitization for Area-Efficient
Compute-in-Memory Deep Learning
- Title（参考訳）: 領域効率のよい深層学習のためのメモリ没入協調ディジタル化
- Authors: Shamma Nasrin, Maeesha Binte Hashem, Nastaran Darabi, Benjamin
Parpillon, Farah Fahim, Wilfred Gomes, and Amit Ranjan Trivedi
- Abstract要約: 本研究では,従来のアナログ・デジタル変換器(ADC)の領域オーバーヘッドを最小限に抑えるため,メモリ・イン・メモリ(CiM)アレイ間のコラボレーティブ・デジタル化について論じる。
デジタル化方式では、CiMアレイはその寄生ビット線を利用して、領域効率の良い逐次近似(SA)デジタル化を容易にするインメモリ容量型デジタルアナログ変換器(DAC)を形成する。
- 参考スコア（独自算出の注目度）: 2.9812721676061127
- License: http://creativecommons.org/licenses/by/4.0/
- Abstract: This work discusses memory-immersed collaborative digitization among
compute-in-memory (CiM) arrays to minimize the area overheads of a conventional
analog-to-digital converter (ADC) for deep learning inference. Thereby, using
the proposed scheme, significantly more CiM arrays can be accommodated within
limited footprint designs to improve parallelism and minimize external memory
accesses. Under the digitization scheme, CiM arrays exploit their parasitic bit
lines to form a within-memory capacitive digital-to-analog converter (DAC) that
facilitates area-efficient successive approximation (SA) digitization. CiM
arrays collaborate where a proximal array digitizes the analog-domain
product-sums when an array computes the scalar product of input and weights. We
discuss various networking configurations among CiM arrays where Flash, SA, and
their hybrid digitization steps can be efficiently implemented using the
proposed memory-immersed scheme. The results are demonstrated using a 65 nm
CMOS test chip. Compared to a 40 nm-node 5-bit SAR ADC, our 65 nm design
requires $\sim$25$\times$ less area and $\sim$1.4$\times$ less energy by
leveraging in-memory computing structures. Compared to a 40 nm-node 5-bit Flash
ADC, our design requires $\sim$51$\times$ less area and $\sim$13$\times$ less
energy.
- Abstract（参考訳）: 本研究では,従来のアナログ・デジタル変換器(ADC)の領域オーバーヘッドを最小限に抑えるため,メモリ・イン・メモリ(CiM)アレイ間のコラボレーティブ・デジタル化について論じる。
したがって,提案方式では,メモリアクセスを最小化する並列性を改善するため,フットプリント設計の制限内にcimアレイをかなり多く配置することが可能である。
デジタル化方式では、CiMアレイはその寄生ビット線を利用して、領域効率の良い逐次近似(SA)デジタル化を容易にするインメモリ容量型デジタルアナログ変換器(DAC)を形成する。
CiM配列は、近位配列が入力と重みのスカラー積を計算するとき、アナログ領域積をデジタル化する。
提案したメモリ没入方式を用いて,Flash,SA,およびそれらのハイブリッドディジタル化ステップを効率的に実装できるCiMアレイ間の様々なネットワーク構成について論じる。
この結果は65nm cmosテストチップを用いて実証された。
40nmの5ビットSAR ADCと比較して、65nmの設計には、メモリ内コンピューティング構造を活用することで、$\sim$25$\times$低面積と$\sim$1.4$\times$低エネルギーが必要である。
40nmの5ビットのFlash ADCと比較して、われわれのデザインは、$\sim$51$\times$ less areaと$\sim$13$\times$ less energyを必要とする。
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