論文の概要: PolyLUT: Learning Piecewise Polynomials for Ultra-Low Latency FPGA
LUT-based Inference
- arxiv url: http://arxiv.org/abs/2309.02334v1
- Date: Tue, 5 Sep 2023 15:54:09 GMT
- ステータス: 処理完了
- システム内更新日: 2023-09-06 13:53:27.913613
- Title: PolyLUT: Learning Piecewise Polynomials for Ultra-Low Latency FPGA
LUT-based Inference
- Title（参考訳）: PolyLUT:超低レイテンシFPGA LUTに基づく推論のための線形多項式学習
- Authors: Marta Andronic and George A. Constantinides
- Abstract要約: ビルディングブロックを用いることで,線形関数よりもソフトロジックの層が少なく,同じ精度を実現できることを示す。
本手法の有効性を,ネットワーク侵入検出,CERN大型ハドロン衝突型加速器におけるジェット識別,MNISTデータセットを用いた手書き桁認識の3つのタスクで示す。
- 参考スコア（独自算出の注目度）: 3.1999570171901786
- License: http://creativecommons.org/licenses/by/4.0/
- Abstract: Field-programmable gate arrays (FPGAs) are widely used to implement deep
learning inference. Standard deep neural network inference involves the
computation of interleaved linear maps and nonlinear activation functions.
Prior work for ultra-low latency implementations has hardcoded the combination
of linear maps and nonlinear activations inside FPGA lookup tables (LUTs). Our
work is motivated by the idea that the LUTs in an FPGA can be used to implement
a much greater variety of functions than this. In this paper, we propose a
novel approach to training neural networks for FPGA deployment using
multivariate polynomials as the basic building block. Our method takes
advantage of the flexibility offered by the soft logic, hiding the polynomial
evaluation inside the LUTs with zero overhead. We show that by using polynomial
building blocks, we can achieve the same accuracy using considerably fewer
layers of soft logic than by using linear functions, leading to significant
latency and area improvements. We demonstrate the effectiveness of this
approach in three tasks: network intrusion detection, jet identification at the
CERN Large Hadron Collider, and handwritten digit recognition using the MNIST
dataset.
- Abstract（参考訳）: フィールドプログラマブルゲートアレイ(FPGA)はディープラーニング推論の実装に広く利用されている。
標準ディープニューラルネットワーク推論は、インターリーブされた線形写像と非線形活性化関数の計算を含む。
超低レイテンシ実装の以前の研究は、FPGAルックアップテーブル(LUT)内の線形マップと非線形アクティベーションの組み合わせをハードコードした。
我々の研究はFPGAのLUTがこれよりもはるかに多種多様な機能を実装するのに使えるという考えに動機づけられている。
本稿では,多変量多項式を基本構成ブロックとして,FPGAデプロイメントのためのニューラルネットワークのトレーニング手法を提案する。
本手法はソフトロジックによって提供される柔軟性を活用し,LUT内の多項式評価をオーバーヘッドゼロで隠蔽する。
多項式構成ブロックを用いることで, 線形関数を用いた場合に比べてソフトロジックの層がかなり少なくなり, レイテンシが大幅に向上し, 面積が改善することを示した。
本手法の有効性を,ネットワーク侵入検出,CERN大型ハドロン衝突型加速器におけるジェット識別,MNISTデータセットを用いた手書き桁認識の3つのタスクで示す。
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