論文の概要: Improving fidelity of multi-qubit gates using hardware-level pulse parallelization

• arxiv url: http://arxiv.org/abs/2312.13350v1
• Date: Wed, 20 Dec 2023 19:00:02 GMT
• ステータス: 処理完了
• システム内更新日: 2023-12-22 17:03:36.233442
• Title: Improving fidelity of multi-qubit gates using hardware-level pulse parallelization
• Title（参考訳）: ハードウェアレベルのパルス並列化によるマルチキュービットゲートの忠実度向上
• Authors: Sagar Silva Pratapsi, Diogo Cruz
• Abstract要約: 本稿では,ハードウェアレベルでのプリ校正パルスの並列化を,量子ゲートを最適化するための簡単な実装戦略として提示する。 このような並列化はシリアル結合と比較して忠実度とゲート時間の短縮に寄与することを示す。
• 参考スコア（独自算出の注目度）: 0.0
• License: http://arxiv.org/licenses/nonexclusive-distrib/1.0/
• Abstract: Quantum computation holds the promise of solving computational problems which are believed to be classically intractable. However, in practice, quantum devices are still limited by their relatively short coherence times and imperfect circuit-hardware mapping. In this work, we present the parallelization of pre-calibrated pulses at the hardware level as an easy-to-implement strategy to optimize quantum gates. Focusing on $R_{ZX}$ gates, we demonstrate that such parallelization leads to improved fidelity and gate time reduction, when compared to serial concatenation. As measured by Cycle Benchmarking, our most modest fidelity gain was from 98.16(7)% to 99.15(3)% for the application of two $R_{ZX}(\pi/2)$ gates with one shared qubit. We show that this strategy can be applied to other gates like the CNOT and CZ, and it may benefit tasks such as Hamiltonian simulation problems, amplitude amplification, and error-correction codes.
• Abstract（参考訳）: 量子計算は古典的に難解な計算問題を解くという約束を果たす。 しかし実際には、量子デバイスは比較的短いコヒーレンス時間と不完全な回路ハードウェアマッピングによって制限されている。 本稿では,量子ゲートを最適化する簡単な実装戦略として,ハードウェアレベルでの事前校正パルスの並列化を提案する。 R_{ZX}$ゲートに着目して、シリアル連結と比較して、そのような並列化が忠実度とゲート時間短縮を改善することを示した。 cycle benchmarkingによって測定されたように、1つの共有キュービットを持つ2つの$r_{zx}(\pi/2)$ゲートの適用において、我々の最も控えめな忠実度向上は98.16(7)%から99.15(3)%であった。 我々は,この戦略がCNOTやCZといった他のゲートに適用できることを示し,ハミルトンシミュレーション問題,振幅増幅,誤り訂正符号などのタスクに有効であることを示した。

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