論文の概要: Utilizing Layout Effects for Analog Logic Locking

• arxiv url: http://arxiv.org/abs/2401.06508v1
• Date: Fri, 12 Jan 2024 11:13:04 GMT
• ステータス: 処理完了
• システム内更新日: 2024-03-25 12:47:21.933490
• Title: Utilizing Layout Effects for Analog Logic Locking
• Title（参考訳）: アナログ論理ロックにおけるレイアウト効果の利用
• Authors: Muayad J. Aljafar, Florence Azais, Marie-Lise Flottes, Samuel Pagliarini,
• Abstract要約: 本稿では、IC設計では望ましくないと思われるレイアウトに基づく効果を利用して、アナログIPを保護するための画期的な手法を提案する。 具体的には,超伝導(gm)やしきい値電圧(Vth)などの微調整臨界パラメータに対する酸化物拡散長とウェル確率効果のトランジスタへの影響を利用する。 本研究では,28nmノードと65nmノードという2つの商用CMOS技術におけるレイアウトに基づく効果の応用について検討する。
• 参考スコア（独自算出の注目度）: 3.3123773366516645
• License: http://arxiv.org/licenses/nonexclusive-distrib/1.0/
• Abstract: While numerous obfuscation techniques are available for securing digital assets in the digital domain, there has been a notable lack of focus on protecting Intellectual Property (IP) in the analog domain. This is primarily due to the relatively smaller footprint of analog components within an Integrated Circuit (IC), with the majority of the surface dedicated to digital elements. However, despite their smaller nature, analog components are highly valuable IP and warrant effective protection. In this paper, we present a groundbreaking method for safeguarding analog IP by harnessing layout-based effects that are typically considered undesirable in IC design. Specifically, we exploit the impact of Length of Oxide Diffusion and Well Proximity Effect on transistors to fine-tune critical parameters such as transconductance (gm) and threshold voltage (Vth). These parameters remain concealed behind key inputs, akin to the logic locking approach employed in digital ICs. Our research explores the application of layout-based effects in two commercial CMOS technologies, namely a 28nm and a 65nm node. To demonstrate the efficacy of our proposed technique, we implement it for locking an Operational Transconductance Amplifier. Extensive simulations are performed, evaluating the obfuscation strength by applying a large number of key sets (over 50,000 and 300,000). The results exhibit a significant degradation in performance metrics, such as open-loop gain (up to 130dB), phase margin (up to 50 degrees), 3dB bandwidth (approximately 2.5MHz), and power consumption (around 1mW) when incorrect keys are employed. Our findings highlight the advantages of our approach as well as the associated overhead.
• Abstract（参考訳）: デジタルドメインのデジタル資産を保護するために、多くの難読化技術が利用可能であるが、アナログドメインの知的財産権(IP)を保護することに注目が集まっていない。 これは主に、IC(Integrated Circuit)内のアナログコンポーネントのフットプリントが比較的小さく、表面の大半がデジタル要素専用のものであるためである。 しかし、その小さな性質にもかかわらず、アナログコンポーネントは非常に価値の高いIPであり、効果的な保護を保証している。 本稿では、IC設計では望ましくないと思われるレイアウトに基づく効果を利用して、アナログIPを保護するための画期的な手法を提案する。 具体的には,超伝導(gm)やしきい値電圧(Vth)などの微調整臨界パラメータに対する酸化物拡散長とウェル近接効果のトランジスタへの影響を利用する。 これらのパラメータは、デジタルICで使用される論理ロックのアプローチと同様に、キー入力の背後に隠されているままである。 本研究では,28nmノードと65nmノードという2つの商用CMOS技術におけるレイアウトに基づく効果の応用について検討する。 提案手法の有効性を示すため,オペレーショナルトランスコンダクタンス増幅器をロックする手法を実装した。 大規模なシミュレーションを行い、多数のキーセット(5万から30万以上)を適用して難読化強度を評価する。 その結果、オープンループゲイン(最大130dB)、位相マージン(最大50度)、3dB帯域幅(約2.5MHz)、誤鍵使用時の消費電力(約1mW)などのパフォーマンス指標が著しく低下した。 以上の結果から,アプローチのメリットと,それに伴うオーバーヘッドが浮き彫りになった。

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