論文の概要: Stochastic Spiking Attention: Accelerating Attention with Stochastic Computing in Spiking Networks

• arxiv url: http://arxiv.org/abs/2402.09109v1
• Date: Wed, 14 Feb 2024 11:47:19 GMT
• ステータス: 処理完了
• システム内更新日: 2024-02-15 15:42:22.077546
• Title: Stochastic Spiking Attention: Accelerating Attention with Stochastic Computing in Spiking Networks
• Title（参考訳）: 確率スパイク注意:スパイクネットワークにおける確率コンピューティングによる注意の促進
• Authors: Zihang Song, Prabodh Katti, Osvaldo Simeone, Bipin Rajendran
• Abstract要約: スパイキングニューラルネットワーク(SNN)は、計算要求の削減と電力効率の向上のため、最近Transformerアーキテクチャに統合されている。 我々は,SNNベースのトランスフォーマーのドット積アテンションを効果的に実行するために,計算(SC)を活用する新しいフレームワークを提案する。
• 参考スコア（独自算出の注目度）: 33.51445486269896
• License: http://creativecommons.org/licenses/by-nc-nd/4.0/
• Abstract: Spiking Neural Networks (SNNs) have been recently integrated into Transformer architectures due to their potential to reduce computational demands and to improve power efficiency. Yet, the implementation of the attention mechanism using spiking signals on general-purpose computing platforms remains inefficient. In this paper, we propose a novel framework leveraging stochastic computing (SC) to effectively execute the dot-product attention for SNN-based Transformers. We demonstrate that our approach can achieve high classification accuracy ($83.53\%$) on CIFAR-10 within 10 time steps, which is comparable to the performance of a baseline artificial neural network implementation ($83.66\%$). We estimate that the proposed SC approach can lead to over $6.3\times$ reduction in computing energy and $1.7\times$ reduction in memory access costs for a digital CMOS-based ASIC design. We experimentally validate our stochastic attention block design through an FPGA implementation, which is shown to achieve $48\times$ lower latency as compared to a GPU implementation, while consuming $15\times$ less power.
• Abstract（参考訳）: スパイキングニューラルネットワーク(SNN)は、計算要求の削減と電力効率の向上のため、最近Transformerアーキテクチャに統合されている。 しかし、汎用コンピューティングプラットフォームにおけるスパイク信号を用いた注意機構の実装は、いまだに非効率である。 本稿では,SNNベースのトランスフォーマーのドット積アテンションを効果的に実行するために,確率計算(SC)を利用した新しいフレームワークを提案する。 この手法は10時間以内に高い分類精度(83.53\%$)をcifar-10上で達成できることを実証する。これはベースラインのニューラルネットワーク実装(83.66\%$)の性能に匹敵するものである。 我々は、提案したSCアプローチは、コンピューティングエネルギーの6.3倍の削減と、デジタルCMOSベースのASIC設計のメモリアクセスコストの1.7倍の削減につながると見積もっている。 我々はFPGA実装による確率的アテンションブロック設計を実験的に検証し、GPU実装と比較して48\times$低レイテンシを実現するとともに、15\times$低電力を消費することを示した。

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