論文の概要: Wafer-scale uniformity improvement of Dolan-bridge Josephson junction by shadow evaporation bias correction
- arxiv url: http://arxiv.org/abs/2403.01894v2
- Date: Mon, 15 Apr 2024 09:02:51 GMT
- ステータス: 処理完了
- システム内更新日: 2024-04-16 20:21:55.061285
- Title: Wafer-scale uniformity improvement of Dolan-bridge Josephson junction by shadow evaporation bias correction
- Title（参考訳）: 影蒸発バイアス補正によるドーラン橋ジョセフソン接合部のウエハスケール均一性向上
- Authors: Daria A. Moskaleva, Nikita D. Korshakov, Dmitry O. Moskalev, Anastasiya A. Solovyova, Alexey R. Matanin, Elizaveta I. Malevannaya, Nikita S. Smirnov, Maksim I. Teleganov, Yuri V. Panfilov, Ilya A. Rodionov,
- Abstract要約: 本報告では, 予備的シャドウ蒸発バイアスマスク補正と包括的酸化最適化を用いたロバストウエハスケールAl/AlOx/Al Dolan-bridge Josephson junction (JJ) プロセスについて報告する。
提案したモデルと酸化法は、堅牢なウェハスケール超伝導量子プロセッサ製造に有用である。
- 参考スコア（独自算出の注目度）: 0.0
- License: http://arxiv.org/licenses/nonexclusive-distrib/1.0/
- Abstract: One of the practical limitations of solid-state superconducting quantum processors technology is frequency crowding due to low qubits fabrication reproducibility. Josephson junction 100 nm-scale nonlinear inductance of the qubits still suffers from Dolan-bridge shadow evaporation process. Here, we report on a robust wafer-scale Al/AlOx/Al Dolan-bridge Josephson junction (JJ) process using preliminary shadow evaporation bias resist mask correction and comprehensive oxidation optimization. We introduce topology correction model for two-layer resist mask biasing at a wafer-scale, which takes into account an evaporation source geometry. It results in Josephson junction area variation coefficient improvement down to 1.1% for the critical dimensions from 130x170 nm2 to 130x670 nm2 over 70x70 mm2 (49 cm2) wafer working area. Next, we investigate JJ oxidation process (oxidation method, pressure and time) and its impact on a room temperature resistance reproducibility. Finally, we combine both shadow evaporation bias correction and oxidation best practices for 4-inch wafers improving room temperature resistance variation coefficient down to 6.0/5.2/4.1% for 0.025 {\mu}m2 JJ area and 4.0/3.4/2.3% for 0.090 {\mu}m2 JJ area for 49/25/16 cm2 wafer working area correspondingly. The proposed model and oxidation method can be useful for robust wafer-scale superconducting quantum processors fabrication.
- Abstract（参考訳）: 固体超伝導量子プロセッサ技術の実用的限界の1つは、低量子ビット製造再現性による周波数混雑である。
クビットの100nmスケールの非線形インダクタンスを持つジョセフソン接合は、今でもドーランブリッジのシャドウ蒸発過程に悩まされている。
本稿では, 予備シャドウ蒸発バイアス抵抗マスク補正と包括的酸化最適化を用いたロバストウエハスケールAl/AlOx/Al Dolan-bridge Josephson接合(JJ)プロセスについて報告する。
ウェハスケールでの2層レジストマスクバイアスのトポロジー補正モデルを導入し,蒸発源形状を考慮に入れた。
その結果、ジョセフソン接合面積の変動係数は130x170 nm2から130x670 nm2から70x70 mm2 (49 cm2)ウェハ加工領域の臨界次元に対して1.1%まで向上した。
次に,JJ酸化プロセス(酸化法,圧力,時間)とその室温抵抗再現性への影響について検討する。
最後に, 4インチウェハのシャドウ蒸発バイアス補正と酸化ベストプラクティスを併用し, 室温抵抗変動係数を0.025 {\mu}m2 JJ領域で6.0/5.2/4.1%, 0.090 {\mu}m2 JJ領域で4.0/3.4/2.3%, 49/25/16 cm2ウェハ加工領域で4.0/3.4/2.3%とした。
提案したモデルと酸化法は、堅牢なウェハスケール超伝導量子プロセッサ製造に有用である。
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